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參數資料
| 型號： | MC68331CFV16 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | User’s Manual |
| 中文描述： | 32-BIT, 16.78 MHz, MICROCONTROLLER, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁數： | 180/254頁 |
| 文件大小： | 1354K |
| 代理商： | MC68331CFV16 |
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MOTOROLA
A-4
ELECTRICAL CHARACTERISTICS
MC68331
USER’S MANUAL
A
Notes for Tables A–4 and A–4a
1. All internal registers retain data at 0 Hz
2 This parameter is periodically sampled rather than 100% tested.
3. Assumes that a low-leakage external filter network is used to condition clock synthesizer input voltage. Total
external resistance from the XFC pin due to external leakage must be greater than 15 M
∫
to guarantee this
specification. Filter network geometry can vary depending upon operating environment (See
4.3 System
Clock
).
4. Proper layout procedures must be followed to achieve specifications.
5. Assumes that stable V
DDSYN
is applied, and that the crystal oscillator is stable.
Lock time is measured from
the time V
DD
and V
DDSYN
are valid until RESET is released. This specification also applies to the period
required for PLL lock after changing the W and Y frequency control bits in the synthesizer control register
(SYNCR) while the PLL is running, and to the period required for the clock to lock after LPSTOP.
6. Internal VCO frequency (f
VCO
) is determined by SYNCR W and Y bit values. The SYNCR X bit controls a
divide-by-two circuit that is not in the synthesizer feedback loop. When X = 0, the divider is enabled, and f
sys
= f
VCO
÷
4. When X = 1, the divider is disabled, and f
sys
= f
VCO
÷
2. X must equal one when operating at
maximum specified f
sys
.
7. Stability is the average deviation from the programmed frequency measured over the specified interval at
maximum f
sys
. Measurements are made with the device powered by filtered supplies and clocked by a sta-
ble external clock signal. Noise injected into the PLL circuitry via V
DDSYN
and V
SS
and variation in crystal
oscillator frequency increase the C
stab
percentage for a given interval. When clock stability is a critical con-
straint on control system operation, this parameter should be measured during functional testing of the final
system.
Table A-4a 20.97 MHz Clock Control Timing
(V
DD
and V
DDSYN
= 5.0 Vdc
±
5%, V
SS
= 0 Vdc, T
A
= T
L
to T
H,
32.768 kHz reference)
Num
1
2
Characteristic
Symbol
f
ref
Min
25
dc
0.131
dc
—
—
Max
50
20.97
20.97
20.97
20
Unit
kHz
PLL Reference Frequency Range
System Frequency
1
On-Chip PLL System Frequency
External Clock Operation
PLL Lock Time
2,3,4,5
VCO Frequency
6
Limp Mode Clock Frequency
SYNCR X bit = 0
SYNCR X bit = 1
CLKOUT Stability
2,3,4,7
Short term (5
μ
s interval)
Long term (500
μ
s interval)
f
sys
MHz
3
4
5
t
lpll
f
VCO
f
limp
ms
MHz
MHz
2 (f
sys
max)
—
—
f
sys
max/2
f
sys
max
6
C
stab
–0.5
–0.05
0.5
0.05
%
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