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參數(shù)資料
| 型號： | MC68EN360RC33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | AC 4C 4#12 SKT PLUG 025 |
| 中文描述： | 32-BIT, 33 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數(shù)： | 786/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360RC33 |
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Applications
9-66
MC68360 USER’S MANUAL
MOTOROLA
9.6.7.2 CONFIGURING THE MEMORY CONTROLLER.
The
describe configuring the memory controller.
following
paragraphs
For information on configuring the global memory register (GMR), refer to 9.1 Minimum Sys-
tem Configuration.
The memory controller status register (MSTAT) is used for reporting parity errors and does
not require initialization.
Eight base registers (BRs) exist, one for each memory bank. BR6 and BR7 for CS6 and CS7
will be specified with the 53C90 address being $04001000. Please refer to 9.1 Minimum
System Configuration for DRAM and other memory configurations.
BR7 = $0400104D. Address decoded is $04001xxx, function codes are xxxx (don't care,
will be masked in OR7), TRLXQ and CSNTQ are set, parity is enabled, read and write ac-
cesses are allowed, and this base register is valid.
BR6 = $04001805. Same as BR7, except TRLXQ and CSNTQ are not set and the next
consecutive 2K memory block is selected.
Eight option registers (ORs) exist, one for each memory bank. The following information is
valid for registers OR6 and OR7:
DSSEL should be 0.
SPS1–SPS0 should be 10 (indicating port size is 8 bits).
PGME should be 0 since this is not DRAM.
BCYC1–BCYC0 are not used and should be cleared.
FCM3–FCM0 may be cleared to zeros to allow the chip select or RAS line to assert on all
function codes, except CPU space (interrupt acknowledge). It is advisable to program
FCM3–FCM0 to zeros, at least during the initial stages of debugging.
The AM27–AM11 bits will mask the address if they are cleared. In this application, they
are all set to allow decoding.
The TCYC bits should be set to determine the number of wait states required—one wait
state on CS7 (0010) and no wait states on CS6 (0001).
Therefore, OR7 = $2FFFF804 and OR6 = $1FFFF804.
9.7 USING THE QUICC AS A TAP CONTROLLER FOR BOARD SELF-TEST
An assembled board is often tested with complex test equipment using a unique test port or
a bed-of-nails fixture. This procedure becomes more difficult as device packages and fea-
tures become smaller. The objective of the JTAG standard is to define a boundary scan
architecture that can be adopted as a part of an integrated circuit to perform both an in-circuit
test and a verification of the interconnection between different devices.
The JTAG standard defines test logic that can be integrated into a device to perform:
1. Testing of the interconnection between devices once they have been mounted on a
printed circuit board or any other substrate.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68EN360ZP25 | QUad Integrated Communications Controller Users Manual |
| MC68MH360CFE25 | QUad Integrated Communications Controller Users Manual |
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| MC68MH360FE25V | QUad Integrated Communications Controller Users Manual |
| MC68MH360FE33 | QUad Integrated Communications Controller Users Manual |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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| MC68EN360VR25L | 功能描述:微處理器 - MPU QUICC ETHRN RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68EN360VR25LR2 | 功能描述:微處理器 - MPU QUICC ETHRN RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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