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參數資料
| 型號： | MC68HC11E0CFN3 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Microcontrollers |
| 中文描述： | 8-BIT, MROM, 3 MHz, MICROCONTROLLER, PQCC52 |
| 封裝： | PLASTIC, LCC-52 |
| 文件頁數： | 152/268頁 |
| 文件大小： | 3696K |
| 代理商： | MC68HC11E0CFN3 |
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Timing System
Data Sheet
M68HC11E Family — Rev. 5
152
Timing System
MOTOROLA
9.4.3 Output Compare Mask Register
Use OC1M with OC1 to specify the bits of port A that are affected by a successful
OC1 compare. The bits of the OC1M register correspond to PA[7:3].
OC1M[7:3] — Output Compare Masks
0 = OC1 disabled
1 = OC1 enabled to control the corresponding pin of port A
Bits [2:0] — Unimplemented
Always read 0
9.4.4 Output Compare Data Register
Use this register with OC1 to specify the data that is to be stored on the affected
pin of port A after a successful OC1 compare. When a successful OC1 compare
occurs, a data bit in OC1D is stored in the corresponding bit of port A for each bit
that is set in OC1M.
If OC1Mx is set, data in OC1Dx is output to port A bit x on successful OC1
compares.
Bits [2:0] — Unimplemented
Always read 0
9.4.5 Timer Counter Register
The 16-bit read-only TCNT register contains the prescaled value of the 16-bit timer.
A full counter read addresses the most significant byte (MSB) first. A read of this
address causes the least significant byte (LSB) to be latched into a buffer for the
Address:
$100C
Bit 7
6
5
4
3
2
1
Bit 0
Read:
OC1M7
OC1M6
OC1M5
OC1M4
OC1M3
Write:
Reset:
0
0
0
0
0
0
0
0
= Unimplemented
Figure 9-13. Output Compare 1 Mask Register (OC1M)
Address:
$100D
Bit 7
6
5
4
3
2
1
Bit 0
Read:
OC1D7
OC1D6
OC1D5
OC1D4
OC1D3
Write:
Reset:
0
0
0
0
0
0
0
0
= Unimplemented
Figure 9-14. Output Compare 1 Data Register (OC1D)
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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參數描述 |
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