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參數資料
| 型號： | MC68HC11E1CFU2 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Microcontrollers |
| 中文描述： | 8-BIT, EEPROM, 2 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | QFP-64 |
| 文件頁數： | 96/268頁 |
| 文件大?。?/td> | 3696K |
| 代理商： | MC68HC11E1CFU2 |
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Resets and Interrupts
Data Sheet
M68HC11E Family — Rev. 5
96
Resets and Interrupts
MOTOROLA
5.4 Reset and Interrupt Priority
Resets and interrupts have a hardware priority that determines which reset or
interrupt is serviced first when simultaneous requests occur. Any maskable
interrupt can be given priority over other maskable interrupts.
The first six interrupt sources are not maskable. The priority arrangement for these
sources is:
1.
POR or RESET pin
2.
Clock monitor reset
3.
COP watchdog reset
4.
XIRQ interrupt
5.
Illegal opcode interrupt
6.
Software interrupt (SWI)
The maskable interrupt sources have this priority arrangement:
1.
IRQ
2.
Real-time interrupt
3.
Timer input capture 1
4.
Timer input capture 2
5.
Timer input capture 3
6.
Timer output compare 1
7.
Timer output compare 2
8.
Timer output compare 3
9.
Timer output compare 4
10.
Timer input capture 4/output compare 5
11.
Timer overflow
12.
Pulse accumulator overflow
13.
Pulse accumulator input edge
14.
SPI transfer complete
15.
SCI system (refer to
Figure 5-7
)
Any one of these interrupts can be assigned the highest maskable interrupt priority
by writing the appropriate value to the PSEL bits in the HPRIO register. Otherwise,
the priority arrangement remains the same. An interrupt that is assigned highest
priority is still subject to global masking by the I bit in the CCR, or by any associated
local bits. Interrupt vectors are not affected by priority assignment. To avoid race
conditions, HPRIO can be written only while I-bit interrupts are inhibited.
F
Freescale Semiconductor, Inc.
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Go to: www.freescale.com
n
.
相關PDF資料 |
PDF描述 |
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| MC68HC11E1MFN2 | Microcontrollers |
| MC68HC811E2P2 | Microcontrollers |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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