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參數(shù)資料
| 型號(hào)： | MC68HC11E20CFU2 |
| 廠(chǎng)商： | MOTOROLA INC |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | Microcontrollers |
| 中文描述： | 8-BIT, MROM, 2 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | QFP-64 |
| 文件頁(yè)數(shù)： | 161/268頁(yè) |
| 文件大小： | 3696K |
| 代理商： | MC68HC11E20CFU2 |
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Timing System
Pulse Accumulator
M68HC11E Family — Rev. 5
Data Sheet
MOTOROLA
Timing System
161
Pulse accumulator control bits are also located within two timer registers, TMSK2
and TFLG2, as described in the following paragraphs.
9.7.1 Pulse Accumulator Control Register
Four of this register’s bits control an 8-bit pulse accumulator system. Another bit
enables either the OC5 function or the IC4 function, while two other bits select the
rate for the real-time interrupt system.
DDRA7 — Data Direction for Port A Bit 7
Refer to
Section 6. Parallel Input/Output (I/O) Ports
.
PAEN — Pulse Accumulator System Enable Bit
0 = Pulse accumulator disabled
1 = Pulse accumulator enabled
PAMOD — Pulse Accumulator Mode Bit
0 = Event counter
1 = Gated time accumulation
PEDGE — Pulse Accumulator Edge Control Bit
This bit has different meanings depending on the state of the PAMOD bit, as
shown in
Table 9-7
.
Table 9-6. Pulse Accumulator Timing
Crystal
Frequency
E Clock
Cycle Time
E
÷
64
PACNT
Overflow
4.0 MHz
1 MHz
1000 ns
64
μ
s
16.384 ms
8.0 MHz
2 MHz
500 ns
32
μ
s
8.192 ms
12.0 MHz
3 MHz
333 ns
21.33
μ
s
5.461 ms
Address:
$1026
Bit 7
6
5
4
3
2
1
Bit 0
Read:
DDRA7
PAEN
PAMOD
PEDGE
DDRA3
I4/O5
RTR1
RTR0
Write:
Reset:
0
0
0
0
0
0
0
0
Figure 9-25. Pulse Accumulator Control Register (PACTL)
Table 9-7. Pulse Accumulator Edge Control
PAMOD
0
0
1
1
PEDGE
0
1
0
1
Action on Clock
PAI falling edge increments the counter.
PAI rising edge increments the counter.
A 0 on PAI inhibits counting.
A 1 on PAI inhibits counting.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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