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參數資料
| 型號： | MC68HC711E20MFS2 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Microcontrollers |
| 中文描述： | 8-BIT, UVPROM, 2 MHz, MICROCONTROLLER, CQCC52 |
| 封裝： | WINDOWED, CERAMIC, LCC-52 |
| 文件頁數： | 91/268頁 |
| 文件大小： | 3696K |
| 代理商： | MC68HC711E20MFS2 |
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Resets and Interrupts
Resets
M68HC11E Family — Rev. 5
Data Sheet
MOTOROLA
Resets and Interrupts
91
Complete this 2-step reset sequence to service the COP timer:
1.
Write $55 to COPRST to arm the COP timer clearing mechanism.
2.
Write $AA to COPRST to clear the COP timer.
Performing instructions between these two steps is possible as long
as both steps are completed in the correct sequence before the timer times out.
5.2.4 Clock Monitor Reset
The clock monitor circuit is based on an internal resistor capacitor (RC) time delay.
If no MCU clock edges are detected within this RC time delay, the clock monitor
can optionally generate a system reset. The clock monitor function is enabled or
disabled by the CME control bit in the OPTION register. The presence of a timeout
is determined by the RC delay, which allows the clock monitor to operate without
any MCU clocks.
Clock monitor is used as a backup for the COP system. Because the COP needs
a clock to function, it is disabled when the clock stops. Therefore, the clock monitor
system can detect clock failures not detected by the COP system.
Semiconductor wafer processing causes variations of the RC timeout values
between individual devices. An E-clock frequency below 10 kHz is detected as a
clock monitor error. An E-clock frequency of 200 kHz or more prevents clock
monitor errors. Using the clock monitor function when the E-clock is below 200 kHz
is not recommended.
Special considerations are needed when a STOP instruction is executed and the
clock monitor is enabled. Because the STOP function causes the clocks to be
halted, the clock monitor function generates a reset sequence if it is enabled at the
time the stop mode was initiated. Before executing a STOP instruction, clear the
CME bit in the OPTION register to 0 to disable the clock monitor. After recovery
from STOP, set the CME bit to logic 1 to enable the clock monitor. Alternatively,
executing a STOP instruction with the CME bit set to logic 1 can be used as a
software initiated reset.
Address
$103A
Bit 7
6
5
4
3
2
1
Bit 0
Read:
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Write:
Reset:
0
0
0
0
0
0
0
0
Figure 5-1. Arm/Reset COP Timer Circuitry Register (COPRST)
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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