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參數資料
| 型號： | MC68MH360FE25V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 525/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360FE25V |
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Serial Communication Controllers (SCCs)
MOTOROLA
MC68360 USER’S MANUAL
7-201
The physical layer of the BISYNC communications link must provide a means of synchro-
nizing the receiver and transmitter. This is usually accomplished by sending at least one pair
of synchronization characters prior to every frame
BISYNC is unusual in that a transmit underrun need not be an error. If an underrun occurs,
the synchronization pattern is transmitted until data is once again ready to transmit. The
receiver discards the additional synchronization characters as they are received. In non-
transparent operation, all synchronization characters (SYNCs) are discarded. In transparent
operation, all DLE-SYNC pairs are discarded. (Correct operation in this case assumes that,
on the transmit side, the underrun does not occur between the DLE and its following char-
acter, a failure mode that is prevented in the QUICC.)
By appropriately setting the SCC mode register, any of the SCC channels may be config-
ured to function as a BISYNC controller. The BISYNC controller handles the basic functions
of the BISYNC protocol in normal mode and in transparent mode.
The SCC in BISYNC mode can work with the TSA or NMSI. The SCC can support modem
lines by a connection to the port C pins or by using the general-purpose I/O pins.
The BISYNC controller consists of separate transmit and receive sections whose operations
are asynchronous with the CPU32+ core and may be either synchronous or asynchronous
with respect to the other SCCs.
7.10.20.1 BISYNC CONTROLLER FEATURES.
The BISYNC controller contains the fol-
lowing key features:
Flexible Data Buffers
Eight Control Character Recognition Registers
Automatic SYNC1–SYNC2 Detection
16-Bit Pattern (BISYNC)
8-Bit Pattern (Monosync)
4-Bit Pattern (Nibblesync)
External Sync Pin Support
SYNC/DLE Stripping and Insertion
CRC16 and LRC Generation/Checking
Parity (VRC) Generation/Checking
Supports BISYNC Transparent Operation (Use of DLE Characters)
Maintains Parity Error Counter
Reverse Data Mode
7.10.20.2 BISYNC CHANNEL FRAME TRANSMISSION.
The BISYNC transmitter is
designed to work with almost no intervention from the CPU32+ core. When this CPU32+
core enables the BISYNC transmitter, it will start transmitting SYN1–SYN2 pairs (located in
the data synchronization register) or idle as programmed in the BISYNC mode register. The
BISYNC controller polls the first BD in the transmit channel’s BD table. If there is a message
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PDF描述 |
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