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參數(shù)資料
| 型號： | MC68MH360FE33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 33 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數(shù)： | 360/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360FE33 |
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IDMA Channels
7-36
MC68360 USER’S MANUAL
MOTOROLA
The IBPTR entry points to the next BD that the IDMA will transfer data to when it is in IDLE
state or points to the current BD during transfer processing. After a reset or when the end of
an IDMA BD table is reached, the CP initializes this pointer to the value programmed in the
IBASE entry.
ISTATE and ITEMP are for RISC use only.
7.6.4.2.2 IDMA Buffer Descriptors (BDs).
Source addresses, destination addresses, and
byte counts are presented to the RISC controller using special IDMA BDs. The RISC con-
troller reads the BDs, programs the IDMA channel, and notifies the CPU32+ about the com-
pletion of a buffer transfer using the IDMA BDs. This concept is like that used for the serial
channels on the QUICC, except that the BD is larger to contain additional information.
NOTE: Entries in boldface must be initialized by the user.
The following bits are prepared by the user before transfer and are set by the RISC controller
after the buffer has been transferred.
V—Valid
0 = The data buffers associated with this BD are not currently ready for transfer. The
user is free to manipulate this BD or its associated data buffer. When it is not in
auto buffer mode, the RISC controller clears this bit after the buffer has been trans-
ferred (or after an error condition is encountered).
1 = The data buffers have been prepared for transfer by the user. (Note that only one
data buffer needs to be prepared if the source/destination is a peripheral device.)
It may be only the source data buffer when the destination is a device or the desti-
nation data buffer when the source is a device. No fields of this BD may be written
by the user once this bit is set.
NOTE
The only difference between auto buffer mode and buffer chain-
ing mode is that the V-bit is not cleared by the RISC controller in
the auto buffer mode. Auto buffer mode is enabled by the CM bit.
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
OFFSET + 0
V
—
W
I
L
—
CM
—
—
—
—
—
—
SE
DE
DA
OFFSET + 2
OFFSET + 4
DATA LENGTH
OFFSET + 6
OFFSET + 8
SOURCE DATA BUFFER POINTER
OFFSET + A
OFFSET + C
DESTINATION DATA BUFFER POINTER
OFFSET + E
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