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參數資料
| 型號： | MC74HC03ADT |
| 廠商： | ON SEMICONDUCTOR |
| 元件分類： | 通用總線功能 |
| 英文描述： | Quad 2-Input NAND Gate with Open-Drain Outputs |
| 中文描述： | HC/UH SERIES, QUAD 2-INPUT NAND GATE, PDSO14 |
| 封裝： | TSSOP-14 |
| 文件頁數： | 3/7頁 |
| 文件大小： | 175K |
| 代理商： | MC74HC03ADT |
MC74HC03A
High–Speed CMOS Logic Data
DL129 — Rev 6
3
MOTOROLA
AC CHARACTERISTICS
(CL = 50pF, Input tr = tf = 6ns)
V
Guaranteed Limit
Symbol
Parameter
VCC
–55 to 25
°
C
≤
85
°
C
≤
125
°
C
Unit
tPLZ,
tPZL
Maximum Propagation Delay, Input A or B to Output Y
(Figures 1 and 2)
2.0
3.0
4.5
6.0
120
45
24
20
150
60
30
26
180
75
36
31
ns
tTLH,
tTHL
Maximum Output Transition Time, Any Output
(Figures 1 and 2)
2.0
3.0
4.5
6.0
75
27
15
13
95
32
19
16
110
36
22
19
ns
Cin
Cout
Maximum Input Capacitance
10
10
10
pF
Maximum Three–State Output Capacitance
(Output in High–Impedance State)
10
10
10
pF
NOTE:For propagation delays with loads other than 50 pF, and information on typical parametric values, see Chapter 2 of the Motorola High–
Speed CMOS Data Book (DL129/D).
CPD
Power Dissipation Capacitance (Per Buffer)*
* Used to determine the no–load dynamic power consumption: PD = CPD VCC2f + ICC VCC. For load considerations, see Chapter 2 of the
Motorola High–Speed CMOS Data Book (DL129/D).
Typical @ 25
°
C, VCC = 5.0 V, VEE = 0 V
8.0
pF
相關PDF資料 |
PDF描述 |
|---|---|
| MC74HC03AN | Quad 2-Input NAND Gate with Open-Drain Outputs |
| MC74HC03 | Quad 2-Input NAND Gate With Open-Drain Outputs |
| MC74HC03ADT | Quad 2-Input NAND Gate With Open-Drain Outputs |
| MC74HC03AN | Quad 2-Input NAND Gate With Open-Drain Outputs |
| MC74HC132 | Quad 2-Input NAND Gate with Schmitt-Trigger Inputs |
相關代理商/技術參數 |
參數描述 |
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