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參數資料
型號: MC74HC173D
廠商: MOTOROLA INC
元件分類: 通用總線功能
英文描述: Quad 3-State D Flip-Flop with Common Clock and Reset
中文描述: HC/UH SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PDSO16
封裝: PLASTIC, SOIC-16
文件頁數: 3/6頁
文件大?。?/td> 225K
代理商: MC74HC173D
MC74HC173
High–Speed CMOS Logic Data
DL129 — Rev 6
3
MOTOROLA
Symbol
Parameter
V
25 C
85 C
2.0
Unit
fmax
Maximum Clock Frequency (50% Duty Cycle)
6.0
4.8
125 C
4.0
MHz
tPHL
(Figures 1 and 5)
4.5
35
53
(Figures 2 and 5)
4.5
6.0
30
26
44
45
38
6.0
26
38
33
38
tPZL,
Maximum Propagation Delay, Output Enable to Q
2.0
150
190
33
225
ns
tTHL
Maximum Output Transition Time, Any Output
(Figures 1 and 5)
2.0
4.5
60
12
90
18
ns
75
15
(Output in High–Impedance State)
NOTES:
2. Information on typical parametric values can be found in Chapter 2 of the Motorola High–Speed CMOS Data Book (DL129/D).
CPD
Power Dissipation Capacitance (Per Flip–Flop)*
* Used to determine the no–load dynamic power consumption: PD = CPD VCC2f + ICC VCC. For load considerations, see Chapter 2 of the
Motorola High–Speed CMOS Data Book (DL129/D).
Typical @ 25
°
C, VCC = 5.0 V
35
pF
Symbol
Parameter
V
25 C
85 C
100
125 C
150
tsu
Minimum Setup Time, Input D or DE to Clock
2.0
125
Unit
ns
Minimum Hold Time, Clock to Input D or DE
(Figure 4)
2.0
4.5
3
3
ns
(Figure 2)
4.5
18
3
3
27
3
3
6.0
14
23
20
tw
Minimum Pulse Width, Reset
2.0
6.0
80
14
100
17
120
20
ns
Maximum Input Rise and Fall Times
2.0
1000
1000
17
1000
ns
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PDF描述
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