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參數資料
| 型號： | MC68EN360CFE25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 238/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360CFE25 |
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CPU32+
5-96
MC68360 USER’S MANUAL
MOTOROLA
5.7.2.8 SINGLE OPERAND INSTRUCTIONS.
The single operand instruction table indi-
cates the number of clock periods needed for the processor to perform the specified opera-
tion using the specified addressing mode. The total number of clock cycles is outside the
parentheses. The numbers inside parentheses (r/p/w) are included in the total clock cycle
number. All timing data assumes two-clock reads and writes.
5.7.2.9 SHIFT/ROTATE INSTRUCTIONS.
The shift/rotate instruction table indicates the
number of clock periods needed for the processor to perform the specified operation on the
given addressing mode. Footnotes indicate when to account for the appropriate EA times.
The number of bits shifted does not affect the execution time, unless noted. The total num-
Instruction
Head
Tail
Cycles
ABCD
Dn, Dm
2
0
4(0/1/0)
ABCD
(An),
(Am)
2
2
12(2/1/1)
SBCD
Dn, Dm
2
0
4(0/1/0)
SBCD
(An),
(Am)
2
2
12(2/1/1)
ADDX
Dn, Dm
0
0
2(0/1/0)
ADDX
(An),
(Am)
2
2
10(2/1/1)
SUBX
Dn, Dm
0
0
2(0/1/0)
SUBX
(An),
(Am)
2
2
10(2/1/1)
CMPM
(An)+, (Am)+
1
0
8(2/1/0)
Instruction
Head
Tail
Cycles
CLR
Dn
0
0
2(0/1/0)
CLR
CEA
0
2
4(0/1/X)
NEG
Dn
0
0
2(0/1/0)
NEG
FEA
0
3
5(0/1/X)
NEGX
Dn
0
0
2(0/1/0)
NEGX
FEA
0
3
5(0/1/X)
NOT
Dn
0
0
2(0/1/0)
NOT
FEA
0
3
5(0/1/X)
EXT
Dn
0
0
2(0/1/0)
NBCD
Dn
2
0
4(0/1/0)
NBCD
FEA
0
2
6(0/1/1)
Scc
Dn
2
0
4(0/1/0)
Scc
CEA
2
2
6(0/1/1)
TAS
Dn
4
0
6(0/1/0)
TAS
CEA
FEA
1
0
10(0/1/1)
TST
0
0
2(0/1/0)
X = There is one bus cycle for byte and word operands and two bus cycles for long-word
operands. For long-word bus cycles, add two clocks to the tail and to the number of
cycles.
Timing is calculated with the CPU32+ in 16-bit mode
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PDF描述 |
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