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參數資料
| 型號： | MC68EN360ZP25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, PBGA357 |
| 封裝： | BGA-357 |
| 文件頁數： | 702/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360ZP25 |
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CPM Interrupt Controller (CPIC)
7-378
MC68360 USER’S MANUAL
MOTOROLA
SCcP—SCCc Priority Order
These two bits define which SCC will assert its request in the SCCc priority position. The
user should not program the same SCC to more than one priority position (a, b, c, or d).
These bits may be changed dynamically.
00 = SCC1 will assert its request in the SCCc position.
01 = SCC2 will assert its request in the SCCc position.
10 = SCC3 will assert its request in the SCCc position.
11 = SCC4 will assert its request in the SCCc position.
SCbP—SCCb Priority Order
These two bits define which SCC will assert its request in the SCCb priority position. The
user should not program the same SCC to more than one priority position (a, b, c, or d).
These bits may be changed dynamically.
00 = SCC1 will assert its request in the SCCb position.
01 = SCC2 will assert its request in the SCCb position.
10 = SCC3 will assert its request in the SCCb position.
11 = SCC4 will assert its request in the SCCb position.
SCaP—SCCa Priority Order
These two bits define which SCC will assert its request in the SCCa priority position. The
user should not program the same SCC to more than one priority position (a, b, c, or d).
These bits may be changed dynamically.
00 = SCC1 will assert its request in the SCCa position.
01 = SCC2 will assert its request in the SCCa position.
10 = SCC3 will assert its request in the SCCa position.
11 = SCC4 will assert its request in the SCCa position.
IRL2–IRL0—Interrupt Request Level
The IRL field contains the priority request level of the interrupt from the CPM that is sent
to the CPU32+ core. Level 7 indicates a nonmaskable interrupt; level 0 indicates that all
CPM interrupts are disabled. The IRL field, therefore, acts as a master enable for the CPM
interrupts in addition to specifying the interrupt priority level. The IRL field is initialized to
zero during reset to prevent the CPM from generating an interrupt until this register has
been initialized. Value $4 is a good value to choose for the IRL field in most systems.
NOTES
In systems with multiple QUICCs sharing the same system bus,
assign these bits to a different request level in each QUICC.
If QUICC is in slave mode (CPU32+ disabled), then the external
IRQx pin corresponding to the value programmed in IRL2–IRL0
should not be used. (For example, if IRL2–IRL0 has the value
$5, then IRQ5 on this QUICC should not be used externally.)
This also applies to the programmable interrupt timer and soft-
ware watchdog in the SIM60 of the slave QUICC.
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PDF描述 |
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