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參數資料
| 型號： | MC68HC11E9 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 8-channel, 8-bit analog-to-digital (A/D) converter |
| 中文描述： | 8通道，8位模擬至數字（A / D）轉換器 |
| 文件頁數： | 179/268頁 |
| 文件大小： | 2221K |
| 代理商： | MC68HC11E9 |
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Electrical Characteristics
MC68L11E9/E20 Peripheral Port Timing
M68HC11E Family — Rev. 5
Data Sheet
MOTOROLA
Electrical Characteristics
179
10.12 MC68L11E9/E20 Peripheral Port Timing
Figure 10-7. Port Read Timing Diagram
Characteristic
(1)
(2)
Symbol
1.0 MHz
2.0 MHz
Unit
Min
Max
Min
Max
Frequency of operation
E-clock frequency
f
o
dc
1.0
dc
2.0
MHz
E-clock period
t
CYC
1000
—
500
—
ns
Peripheral data setup time
MCU read of ports A, C, D, and E
t
PDSU
100
—
100
—
ns
Peripheral data hold time
MCU read of ports A, C, D, and E
t
PDH
50
—
50
—
ns
Delay time, peripheral data write
t
PWD
= 1/4 t
CYC
+ 150 ns
MCU writes to port A
MCU writes to ports B, C, and D
t
PWD
—
—
250
400
—
—
250
275
ns
Port C input data setup time
t
IS
60
—
60
—
ns
Port C input data hold time
t
IH
100
—
100
—
ns
Delay time, E fall to STRB
t
DEB
= 1/4 t
CYC
+ 150 ns
t
DEB
—
400
—
275
ns
Setup time, STRA asserted to E fall
(3)
t
AES
0
—
0
—
ns
Delay time, STRA asserted to port C data output valid
t
PCD
—
100
—
100
ns
Hold time, STRA negated to port C data
t
PCH
10
—
10
—
ns
3-state hold time
t
PCZ
—
150
—
150
ns
1. V
DD
= 3.0 Vdc to 5.5 Vdc, V
SS
= 0 Vdc, T
A
= T
L
to T
H
, all timing is shown with respect to 20% V
DD
and 70% V
DD
, unless
otherwise noted
2. Ports C and D timing is valid for active drive. (CWOM and DWOM bits are not set in PIOC and SPCR registers,
respectively.)
3. If this setup time is met, STRB acknowledges in the next cycle. If it is not met, the response may be delayed one more cycle.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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