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參數(shù)資料
| 型號(hào)： | MC68HC12D60 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Advance Information - Rev 4.0 |
| 中文描述： | 推進(jìn)信息-活4.0 |
| 文件頁數(shù)： | 132/432頁 |
| 文件大小： | 2994K |
| 代理商： | MC68HC12D60 |
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Resets and Interrupts
Advance Information
68HC(9)12D60 — Rev 4.0
132
Resets and Interrupts
MOTOROLA
required to complete the instruction. Some of the longer instructions can
be interrupted and will resume normally after servicing the interrupt.
When the CPU begins to service an interrupt, the instruction queue is
cleared, the return address is calculated, and then it and the contents of
the CPU registers are stacked as shown in
Table 9-2
.
After the CCR is stacked, the I bit (and the X bit, if an XIRQ interrupt
service request is pending) is set to prevent other interrupts from
disrupting the interrupt service routine. The interrupt vector for the
highest priority source that was pending at the beginning of the interrupt
sequence is fetched, and execution continues at the referenced location.
At the end of the interrupt service routine, an RTI instruction restores the
content of all registers from information on the stack, and normal
program execution resumes.
If another interrupt is pending at the end of an interrupt service routine,
the register unstacking and restacking is bypassed and the vector of the
interrupt is fetched.
9.9 Customer Information
Before disabling an interrupt using a local interrupt control bit, set the I
mask bit in the CCR. Failing to do so may cause an SWI interrupt to be
fetched instead of the vector for the interrupt source that was disabled.
Table 9-2. Stacking Order on Entry to Interrupts
Memory Location
SP – 2
SP – 4
SP – 6
SP – 8
SP – 9
CPU Registers
RTN
H
: RTN
L
Y
H
: Y
L
X
H
: X
L
B : A
CCR
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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| MC68HC16Z1CAG20 | 制造商:Freescale Semiconductor 功能描述:Microcontroller |
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