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參數(shù)資料
| 型號： | MC68HC12D60 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Advance Information - Rev 4.0 |
| 中文描述： | 推進(jìn)信息-活4.0 |
| 文件頁數(shù)： | 307/432頁 |
| 文件大小： | 2994K |
| 代理商： | MC68HC12D60 |
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MSCAN Controller
Programmer’s Model of Control Registers
68HC(9)12D60 — Rev 4.0
Advance Information
MOTOROLA
MSCAN Controller
307
17.13.4 msCAN12 Bus Timing Register 0 (CBTR0)
SJW1, SJW0 — Synchronization Jump Width
The synchronization jump width defines the maximum number of time
quanta (Tq) clock cycles by which a bit may be shortened, or
lengthened, to achieve resynchronization on data transitions on the
bus (see
Table 17-5
).
BRP5 – BRP0 — Baud Rate Prescaler
These bits determine the time quanta (Tq) clock, which is used to
build up the individual bit timing, according to
Table 17-6
.
NOTE:
The CBTR0 register can only be written if the SFTRES bit in CMCR0 is
set.
Bit 7
6
5
4
3
2
1
Bit 0
CBTR0
R
SJW1
SJW0
BRP5
BRP4
BRP3
BRP2
BRP1
BRP0
$0102
W
RESET
0
0
0
0
0
0
0
0
Table 17-5. Synchronization jump width
SJW1
0
0
1
1
SJW0
0
1
0
1
Synchronization jump width
1 Tq clock cycle
2 Tq clock cycles
3 Tq clock cycles
4 Tq clock cycles
Table 17-6. Baud rate prescaler
BRP5
BRP4
BRP3
BRP2
BRP1
BRP0
Prescaler value
(P)
1
2
3
4
:
:
64
0
0
0
0
:
:
1
0
0
0
0
:
:
1
0
0
0
0
:
:
1
0
0
0
0
:
:
1
0
0
1
1
:
:
1
0
1
0
1
:
:
1
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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