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參數資料
型號: MC68HC705S
廠商: Motorola, Inc.
英文描述: HCMOS Microcontroller Unit
中文描述: HCMOS微控制器
文件頁數: 155/242頁
文件大小: 1798K
代理商: MC68HC705S
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Core Timer
Core Timer Counter Register
MC68HC705JJ7 MC68HC705JP7 — REV 4
Advance Information
MOTOROLA
Core Timer
155
10.4 Core Timer Counter Register
A 15-stage ripple counter driven by a divide-by-eight prescaler is the
basis of the core timer. The value of the first eight stages is readable at
any time from the read-only timer counter register as shown in
Figure 10-3
.
Power-on clears the entire counter chain and begins clocking the
counter. After the startup delay (16 or 4064 internal bus cycles
depending on the DELAY bit in the mask option register (MOR)), the
power-on reset circuit is released, clearing the counter again and
allowing the MCU to come out of reset.
Table 10-1. Core Timer Interrupt Rates and COP Timeout Selection
Timer Overflow
Interrupt Period
TOF = 1/(f
OSC
÷
2
11
)
(Microseconds)
RT1 RT0
RTI
Rate
= f
OSC
divided
by:
Real-Time
Interrupt Period
(RTI)
(Milliseconds)
COP Timeout Period
COP = 7-to-8 RTI Periods
(Milliseconds)
@ f
OSC
(MHz)
@ f
OSC
(MHz)
@ f
OSC
(MHz)
4.2
MHz
2.0
MHz
1.0
MHz
4.2
MHz
2.0
MHz
1.0
MHz
4.2 MHz
2.0 MHz
1.0 MHz
Min
Max
Min
Max
Min
Max
488
1024
2048
0
0
2
15
7.80
16.4
32.8
54.6
62.4
115
131
229
262
0
1
2
16
15.6
32.8
65.5
109
125
229
262
459
524
1
0
2
17
31.2
65.5
131
218
250
459
524
918
1049
1
1
2
18
62.4
131
262
437
499
918
1049
1835
2097
Address:
$0009
Bit 7
6
5
4
3
2
1
Bit 0
Read:
Bit 7
6
5
4
3
2
1
Bit 0
Write:
Reset:
0
0
0
0
0
0
0
0
= Unimplemented
Figure 10-3. Core Timer Counter Register (CTCR)
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述
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