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參數資料
| 型號： | MC68HC705S |
| 廠商： | Motorola, Inc. |
| 英文描述： | HCMOS Microcontroller Unit |
| 中文描述： | HCMOS微控制器 |
| 文件頁數： | 55/242頁 |
| 文件大小： | 1798K |
| 代理商： | MC68HC705S |
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Interrupts
Software Interrupt
MC68HC705JJ7 MC68HC705JP7 — REV 4
Advance Information
MOTOROLA
Interrupts
55
4.5 Software Interrupt
The software interrupt (SWI) instruction causes a non-maskable
interrupt.
4.6 External Interrupts
These sources can generate external interrupts:
IRQ/V
PP
pin
PA3–PA0 pins
Setting the I bit in the condition code register or clearing the IRQE bit in
the interrupt status and control register disables these external
interrupts.
4.6.1 IRQ/V
PP
Pin
An interrupt signal on the IRQ/V
PP
pin latches an external interrupt
request. To help clean up slow edges, the input from the IRQ/V
PP
pin is
processed by a Schmitt trigger gate. When the CPU completes its
current instruction, it tests the IRQ latch. If the IRQ latch is set, the CPU
then tests the I bit in the condition code register and the IRQE bit in the
IRQ status and control register (ISCR). If the I bit is clear and the IRQE
bit is set, then the CPU begins the interrupt sequence. The CPU clears
the IRQ latch while it fetches the interrupt vector, so that another external
interrupt request can be latched during the interrupt service routine. As
soon as the I bit is cleared during the return from interrupt, the CPU can
recognize the new interrupt request.
Figure 4-3
shows the logic for
external interrupts.
NOTE:
If the IRQ/V
PP
pin is not in use, it should be connected to the V
DD
pin.
The IRQ/V
PP
pin can be negative edge-triggered only or negative edge-
and low level-triggered. External interrupt sensitivity is programmed with
the LEVEL bit in the mask option register (MOR).
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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