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參數(shù)資料
| 型號： | MC68HC711E20FN3 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | CAP CERM 1.0PF 200V NP0 RF 0603 |
| 中文描述： | 8-BIT, OTPROM, 3 MHz, MICROCONTROLLER, PQCC52 |
| 封裝： | PLASTIC, LCC-52 |
| 文件頁數(shù)： | 185/268頁 |
| 文件大?。?/td> | 3696K |
| 代理商： | MC68HC711E20FN3 |
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Electrical Characteristics
MC68L11E9/E20 Expansion Bus Timing Characteristics
M68HC11E Family — Rev. 5
Data Sheet
MOTOROLA
Electrical Characteristics
185
10.16 MC68L11E9/E20 Expansion Bus Timing Characteristics
Num
Characteristic
(1)
Symbol
1.0 MHz
Min
2.0 MHz
Min
Unit
Max
Max
Frequency of operation (E-clock frequency)
f
o
dc
1.0
dc
2.0
MHz
1
Cycle time
t
CYC
PW
EL
PW
EH
t
r
t
f
1000
—
500
—
ns
2
Pulse width, E low, PW
EL
= 1/2 t
CYC
–25 ns
Pulse width, E high, PW
EH
= 1/2 t
CYC
–30 ns
475
—
225
—
ns
3
470
—
220
—
ns
4a
E and AS rise time
—
25
—
25
ns
4b
E and AS fall time
—
25
—
25
ns
9
Address hold time
(2) (2)a
, t
AH
= 1/8 t
CYC
–30 ns
Non-multiplexed address valid time to E rise
t
AV
= PW
EL
–(t
ASD
+ 80 ns)
(2)a
t
AH
95
—
33
—
ns
12
t
AV
275
—
88
—
ns
17
Read data setup time
t
DSR
t
DHR
30
—
30
—
ns
18
Read data hold time , max = t
MAD
0
150
0
88
ns
19
Write data delay time, t
DDW
= 1/8 t
CYC
+ 70 ns
(2)a
t
DDW
—
195
—
133
ns
21
Write data hold time, t
DHW
= 1/8 t
CYC
–30 ns
(2)a
Multiplexed address valid time to E rise
t
AVM
= PW
EL
–(t
ASD
+ 90 ns)
(2)a
Multiplexed address valid time to AS fall
t
ASL
= PW
ASH
–70 ns
t
DHW
95
—
33
—
ns
22
t
AVM
268
—
78
—
ns
24
t
ASL
150
—
25
—
ns
25
Multiplexed address hold time, t
AHL
= 1/8 t
CYC
–30 ns
(2)b
t
AHL
95
—
33
—
ns
26
Delay time, E to AS rise, t
ASD
= 1/8 t
CYC
–5 ns
(2)a
Pulse width, AS high, PW
ASH
= 1/4 t
CYC
–30 ns
t
ASD
120
—
58
—
ns
27
PW
ASH
220
—
95
—
ns
28
Delay time, AS to E rise, t
ASED
= 1/8 t
CYC
–5 ns
(2)b
t
ASED
120
—
58
—
ns
29
MPU address access time
(3)a
t
ACCA
= t
CYC
–(PW
EL
–t
AVM
) –t
DSR
–t
f
MPU access time, t
ACCE
= PW
EH
–t
DSR
Multiplexed address delay (Previous cycle MPU read)
t
MAD
= t
ASD
+ 30 ns
(2)a
t
ACCA
735
—
298
—
ns
35
t
ACCE
—
440
—
190
ns
36
t
MAD
150
—
88
—
ns
1. V
DD
= 3.0 Vdc to 5.5 Vdc, V
SS
= 0 Vdc, T
A
= T
L
to T
H
, all timing is shown with respect to 20% V
DD
and 70% V
DD
, unless
otherwise noted
2. Input clocks with duty cycles other than 50% affect bus performance. Timing parameters affected by input clock duty cycle
are identified by (a) and (b). To recalculate the approximate bus timing values, substitute the following expressions in place
of 1/8 t
CYC
in the above formulas, where applicable:
(a) (1–dc)
×
1/4 t
CYC
(b) dc
×
1/4 t
CYC
Where:
dc is the decimal value of duty cycle percentage (high time).
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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