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參數資料
| 型號： | MC68HC711E20FN3 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | CAP CERM 1.0PF 200V NP0 RF 0603 |
| 中文描述： | 8-BIT, OTPROM, 3 MHz, MICROCONTROLLER, PQCC52 |
| 封裝： | PLASTIC, LCC-52 |
| 文件頁數： | 93/268頁 |
| 文件大?。?/td> | 3696K |
| 代理商： | MC68HC711E20FN3 |
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Resets and Interrupts
Effects of Reset
M68HC11E Family — Rev. 5
Data Sheet
MOTOROLA
Resets and Interrupts
93
5.2.6 Configuration Control Register
EE[3:0] — EEPROM Mapping Bits
EE[3:0] apply only to MC68HC811E2. Refer to
Section 2. Operating Modes
and On-Chip Memory
.
NOSEC — Security Mode Disable Bit
Refer to
Section 2. Operating Modes and On-Chip Memory
.
NOCOP — COP System Disable Bit
0 = COP enabled (forces reset on timeout)
1 = COP disabled (does not force reset on timeout)
ROMON — ROM (EPROM) Enable Bit
Refer to
Section 2. Operating Modes and On-Chip Memory
.
EEON — EEPROM Enable Bit
Refer to
Section 2. Operating Modes and On-Chip Memory
.
5.3 Effects of Reset
When a reset condition is recognized, the internal registers and control bits are
forced to an initial state. Depending on the cause of the reset and the operating
mode, the reset vector can be fetched from any of six possible locations. Refer to
Table 5-2
.
These initial states then control on-chip peripheral systems to force them to known
startup states, as described in the following subsections.
Address:
$103F
Bit 7
6
5
4
3
2
1
Bit 0
Read:
EE3
EE2
EE1
EE0
NOSEC
NOCOP
ROMON
EEON
Write:
Reset:
0
0
0
0
1
1
1
1
Figure 5-3. Configuration Control Register (CONFIG)
Table 5-2. Reset Cause, Reset Vector, and Operating Mode
Cause of Reset
Normal Mode
Vector
Special Test
or Bootstrap
POR or RESET pin
$FFFE, FFFF
$BFFE, $BFFF
Clock monitor failure
$FFFC, FFFD
$BFFC, $BFFD
COP Watchdog Timeout
$FFFA, FFFB
$BFFA, $BFFB
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
|---|---|
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