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參數資料
| 型號： | MC68HC912D60A |
| 廠商： | Motorola, Inc. |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數： | 420/460頁 |
| 文件大小： | 3130K |
| 代理商： | MC68HC912D60A |
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Electrical Specifications
Technical Data
MC68HC912D60A — Rev 3.0
420
Electrical Specifications
For More Information On This Product,
Go to: www.freescale.com
MOTOROLA
Table 20-14. Multiplexed Expansion Bus Timing
V
DD
=
5.0 Vdc
±
10%, V
SS
=
0 Vdc, T
A
=
T
L
to T
H
, unless otherwise noted
Num
Characteristic
(1), (2), (3), (4)
Delay Symbol
8 MHz
Min
0.004
Unit
Max
8.0
Frequency of operation (ECLK frequency)
Cycle timet
cyc
=
1
/
f
o
Pulse width, E lowPW
EL
=
t
cyc
/
2
+
delay
Pulse width, E high
(5)
PW
EH
=
t
cyc
/
2
+
delay
Address delay timet
AD
=
t
cyc
/
4
+
delay
Address valid time to ECLK riset
AV
=
PW
EL
t
AD
Multiplexed address hold timet
MAH
=
t
cyc
/
4
+
delay
Address Hold to Data Valid
Data Hold to High Zt
DHZ
=
t
AD
20
Read data setup time
f
o
MHz
μ
s
1
—
4
t
cyc
PW
EL
PW
EH
t
AD
t
AV
t
MAH
t
AHDS
t
DHZ
t
DSR
t
DHR
t
DDW
t
DHW
t
DSW
t
RWD
t
RWV
t
RWH
t
LSD
0.125 250
2
58
ns
3
2
60
ns
5
27
50
ns
7
—
18
8
ns
8
13
ns
9
—
20
ns
10
—
30
ns
11
—
25
ns
12
Read data hold time
—
0
ns
13
Write data delay time
—
47
ns
14
Write data hold time
Write data setup time
(5)
t
DSW
=
PW
EH
t
DDW
Read/write delay timet
RWD
=
t
cyc
/
4
+
delay
Read/write valid time to E riset
RWV
=
PW
EL
t
RWD
Read/write hold time
Low strobe
(6)
delay timet
LSD
=
t
cyc
/
4
+
delay
Low strobe
(6)
valid time to E riset
LSV
=
PW
EL
t
LSD
Low strobe
(6)
hold time
Address access time
(5)
t
ACCA
=
t
cyc
t
AD
t
DSR
Access time from E rise
(5)
t
ACCE
=
PW
EH
t
DSR
DBE delay from ECLK rise
(5)
t
DBED
=
t
cyc
/
4
+
delay
DBE valid timet
DBE
=
PW
EH
t
DBED
DBE hold time from ECLK fall
—
20
ns
15
—
13
ns
16
18
49
ns
17
—
9
ns
18
—
20
ns
19
18
49
ns
20
—
t
LSV
9
ns
21
—
t
LSH
20
ns
22
—
t
ACCA
50
ns
23
—
t
ACCE
35
ns
24
8
t
DBED
t
DBE
t
DBEH
39
ns
25
—
21
ns
26
0
10
ns
1. All timings are calculated for normal port drives.
2. Crystal input is required to be within 45% to 55% duty.
3. Reduced drive must be off to meet these timings.
4. Unequalled loading of pins will affect relative timing numbers.
5. This characteristic is affected by clock stretch.
Add N
×
t
cyc
where N = 0, 1, 2, or 3, depending on the number of clock stretches.
6. Without TAG enabled.
F
Freescale Semiconductor, Inc.
n
.
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