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參數資料
| 型號： | MC68HC9D60 |
| 廠商： | Motorola, Inc. |
| 英文描述： | Advance Information - Rev 4.0 |
| 中文描述： | 推進信息-活4.0 |
| 文件頁數： | 280/432頁 |
| 文件大小： | 2994K |
| 代理商： | MC68HC9D60 |
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MSCAN Controller
Advance Information
68HC(9)12D60 — Rev 4.0
280
MSCAN Controller
MOTOROLA
The above behaviour cannot be achieved with a single transmit buffer.
That buffer must be reloaded right after the previous message has been
sent. This loading process lasts a definite amount of time and has to be
completed within the inter-frame sequence (IFS) in order to be able to
send an uninterrupted stream of messages. Even if this is feasible for
limited CAN bus speeds it requires that the CPU reacts with short
latencies to the transmit interrupt.
A double buffer scheme would de-couple the re-loading of the transmit
buffers from the actual message sending and as such reduces the
reactiveness requirements on the CPU. Problems may arise if the
sending of a message would be finished just while the CPU re-loads the
second buffer, no buffer would then be ready for transmission and the
bus would be released.
At least three transmit buffers are required to meet the first of above
requirements under all circumstances. The msCAN12 has three transmit
buffers.
The second requirement calls for some sort of internal prioritisation
which the msCAN12 implements with the local priority concept
described below.
17.4.2 Receive Structures
The received messages are stored in a two stage input FIFO. The two
message buffers are alternately mapped into a single memory area (see
Figure 17-2
). While the background receive buffer (RxBG) is exclusively
associated to the msCAN12, the foreground receive buffer (RxFG) is
addressable by the CPU12. This scheme simplifies the handler software
as only one address area is applicable for the receive process.
Both buffers have a size of 13 bytes to store the CAN control bits, the
identifier (standard or extended) and the data contents (for details see
Programmer’s Model of Message Storage
).
The receiver full flag (RXF) in the msCAN12 receiver flag register
(CRFLG) (see
msCAN12 Receiver Flag Register (CRFLG)
) signals the
status of the foreground receive buffer. When the buffer contains a
correctly received message with matching identifier this flag is set.
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68HC12D60 | Advance Information - Rev 4.0 |
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| MC68HSC05C8A | 8-Bit Microcontroller Units (MCU).(8位微控制器) |
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參數描述 |
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| MC68HCP11E0FN | 功能描述:MICROCONTROLLER MCU 8ADC 3MHC RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:HC11 標準包裝:250 系列:56F8xxx 核心處理器:56800E 芯體尺寸:16-位 速度:60MHz 連通性:CAN，SCI，SPI 外圍設備:POR，PWM，溫度傳感器，WDT 輸入/輸出數:21 程序存儲器容量:40KB（20K x 16） 程序存儲器類型:閃存 EEPROM 大小:- RAM 容量:6K x 16 電壓 - 電源 (Vcc/Vdd):2.25 V ~ 3.6 V 數據轉換器:A/D 6x12b 振蕩器型:內部 工作溫度:-40°C ~ 125°C 封裝/外殼:48-LQFP 包裝:托盤 配用:MC56F8323EVME-ND - BOARD EVALUATION MC56F8323 |
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