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參數資料
| 型號： | MC68MH360CFE25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 761/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360CFE25 |
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Applications
9-41
MC68360 USER’S MANUAL
MOTOROLA
9.4.2.4 FLASH EPROM.
Figure 9-11 shows the interface to flash EPROM devices. In this
design, the assumption is made that only the MC68EC040 will access this array. The
inverter is only required if DRAM is used elsewhere in the system, since the OE function is
lost when the AMUX pin is used. This design assumes that the write operations are CE con-
trolled, rather than WE controlled. Most flash EPROM manufacturers now support this alter-
native timing method.
9.4.2.5 REGULAR SRAM.
Figure 9-12 shows the interface to SRAM. In this design, both
the MC68EC040 and the QUICC may access the SRAM array. The inverter is only required
if DRAM is used elsewhere in the system, since the OE function is lost when the AMUX pin
is used. This design also allows the QUICC to support bursting by the MC68EC040 using
the BADD3–BADD2 signals. The QUICC also uses these signals as A3–A2 address lines
during its normal SRAM accesses. If MC68EC040 bursting is not supported, the BADD3–
BADD2 signals can be replaced with the A3–A2 signals.
9.4.2.6 BURST SRAM.
Figure 9-13 shows the interface to Motorola's 32K
×
9 MCM62940A
bursting SRAM. This can provide better memory throughput speeds than the regular SRAM
array. Figure 9-13 shows the solution for an array that is accessed by the MC68EC040 and
the QUICC.
To speed access times, the chip select pin (S0) of the burst SRAM is connected directly to
the A27 pin of the system bus. This gives half of the usable address space to this array,
although this should not be a problem in most systems considering the 28 address pins
available. No chip select pin from the QUICC is used.
The inverter on the R/W signal is only required if DRAM is used elsewhere in the system,
since the OE function is lost when the AMUX pin is used. The CLKO1 signal is derived
directly from the QUICC CLKO1 pin. Parity is also supported in the array, using the PRTY3–
PRTY0 signals on the system bus.
Although not used in this design, Motorola also offers a larger version of the MCM62940A,
called the MCM67M618, that is organized into a 64K
×
18 array.
In Figure 9-13, the TSC pin is connected to the AS pin to handle the QUICC accesses. The
QUICC accesses do not use the bursting feature of the MCM62940A. BAA, which could be
asserted during the QUICC accesses due to the QUICC DSACK1 being multiplexed with the
MC68EC040 TA, is a don't care as long as TSC remains low. After TSC negated, the OE
and WE signals are negated, disabling the MC62940A burst
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PDF描述 |
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參數描述 |
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| MC68MH360CVR25L | 功能描述:微處理器 - MPU QUICC 2SMC 1SPI RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68MH360CZP25L | 功能描述:IC MPU QUICC 25MHZ 357-PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標準包裝:1 系列:MPC85xx 處理器類型:32-位 MPC85xx PowerQUICC III 特點:- 速度:1.2GHz 電壓:1.1V 安裝類型:表面貼裝 封裝/外殼:783-BBGA，FCBGA 供應商設備封裝:783-FCPBGA（29x29） 包裝:托盤 |
| MC68MH360CZQ25L | 功能描述:微處理器 - MPU QUICC 2SMC 1SPI RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68MH360EM25L | 功能描述:IC MPU QUICC ETHER 25MHZ 240FQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標準包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點:- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應商設備封裝:357-PBGA（25x25） 包裝:托盤 |
| MC68MH360EM33K | 制造商:Motorola Inc 功能描述: |
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