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參數(shù)資料
| 型號： | MC68331CFC20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | User’s Manual |
| 中文描述： | 32-BIT, 20.97 MHz, MICROCONTROLLER, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁數(shù)： | 84/254頁 |
| 文件大小： | 1354K |
| 代理商： | MC68331CFC20 |
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MOTOROLA
4-42
SYSTEM INTEGRATION MODULE
MC68331
USER’S MANUAL
4
4.6.5.2 Reset States of Pins Assigned to Other MCU Modules
As a rule, module pins that are assigned to general-purpose I/O ports go to active high-
impedance state following reset. Other pin states are determined by individual module
control register settings. Refer to sections concerning modules for details. However,
during power-up reset, module port pins may be in an indeterminate state for a short
period. Refer to
4.6.7 Power-On Reset
for more information.
4.6.6 Reset Timing
The RESET input must be asserted for a specified minimum period for reset to occur.
External RESET assertion can be delayed internally for a period equal to the longest
bus cycle time (or the bus monitor time-out period) in order to protect write cycles from
being aborted by reset. While RESET is asserted, SIM pins are either in an inactive,
high impedance state or are driven to their inactive states.
When an external device asserts RESET for the proper period, reset control logic
clocks the signal into an internal latch. The control logic drives the RESET pin low for
an additional 512 CLKOUT cycles after it detects that the RESET signal is no longer
being externally driven, to guarantee this length of reset to the entire system.
Table 4-18 SIM Pin Reset States
State While
RESET
Asserted
1
1
High-Z Output
High-Z Output
Disabled
Disabled
1
1
1
Output
1
Mode Select
Disabled
Disabled
Disabled
1
1
1
Disabled
Disabled
Mode Select
Disabled
Asserted
Disabled
Disabled
Mode Select
Pin State After RESET Released
Pin State
Mnemonic
Pin
Function
CS10
CS[9:6]
ADDR[18:0]
AS
AVEC
BERR
CSM
CSE
CS0
CLKOUT
CSBOOT
DATA[15:0]
DS
DSACK0
DSACK1
CS5
FC1
CS3
HALT
IRQ[7:1]
MODCLK
R/W
RESET
RMC
SIZ[1:0]
TSC
Pin
Function
ADDR23
ADDR[22:19]
ADDR[18:0]
PE5
PE2
BERR
BG
BGACK
BR
CLKOUT
CSBOOT
DATA[15:0]
PE4
PE0
PE1
FC2
FC1
FC0
HALT
PF[7:1]
PF0
R/W
RESET
PE3
PE[7:6]
TSC
Pin State
CS10/ADDR23
CS[9:6]/ADDR[22:19]/PC[6:3]
ADDR[18:0]
AS/PE5
AVEC/PE2
BERR
CSM/BG
CSE/BGACK
CS0/BR
CLKOUT
CSBOOT
DATA[15:0]
DS/PE4
DSACK0/PE0
DSACK1/PE1
CS5/FC2/PC2
FC1/PC1
CS3/FC0/PC0
HALT
IRQ[7:1]/PF[7:1]
MODCLK/PF0
R/W
RESET
RMC
SIZ[1:0]/PE[7:6]
TSC
1
1
Unknown
Unknown
Unknown
Input
Input
Input
1
Input
Input
Output
0
Input
Input
Input
Input
Unknown
Unknown
Unknown
Input
Input
Input
Output
Input
Input
Input
Input
Unknown
Output
Input
Input
1
1
1
Output
0
Input
Output
Input
Input
1
1
1
Input
Input
Input
Output
Input
Output
Unknown
Input
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