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參數(shù)資料
| 型號： | MC68EN360FE25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | AC 4C 4#12 PIN PLUG 023 |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數(shù)： | 433/962頁 |
| 文件大?。?/td> | 2817K |
| 代理商： | MC68EN360FE25 |
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Serial Communication Controllers (SCCs)
MOTOROLA
MC68360 USER’S MANUAL
7-109
For synchronous communication, the internal clock is identical to the baud rate output. To
get the desired rate, the user can select the appropriate system clock according to the fol-
lowing equation:
sync baud rate = (BRGCLK or CLK2 or CLK6)
÷
(clock divider + 1)
÷
(1 or 16 according to
the DIV16 bit)
For example, to get the rate of 64 kbps, the system clock can be 24.96 MHz, DIV16 = 0, and
the clock divider = 389.
7.10 SERIAL COMMUNICATION CONTROLLERS (SCCS)
The SCC key features are as follows:
Implements HDLC/SDLC, HDLC Bus, BISYNC, Synchronous Start/Stop, Asynchro-
nous Start/Stop (UART), AppleTalk (LocalTalk), and Totally Transparent Protocols
Ethernet Version of QUICC Supports Full 10 Mbps Ethernet/IEEE 802.3 on SCC1
Additional Protocols Supported Through Motorola-Supplied RAM Microcodes: Profi-
bus, Signaling System#7 (SS7), Async HDLC, DDCMP, V.14, and X.21 (see Appendix
C RISC Microcode from RAM
)
.
2 Mbps HDLC, HDLC Bus, and/or Transparent Data Rates Supported on All Four SCCs
Simultaneously (Full Duplex).
10 Mbps Ethernet (Half Duplex) on SCC1 and 2 Mbps on the Other SCCs Supported
Simultaneously (Full Duplex)
A Single HDLC or Transparent Channel Can Be Supported at 8 Mbps (Full Duplex)
SCC Clocking Rates up to 12.5 MHz at 25 MHz.
DPLL Circuitry for Clock Recovery with NRZ, NRZI, FM0, FM1, Manchester, and Differ-
ential Manchester (Also Known as Differential Biphase-L)
SCC Clocks May Be Derived from a Baud Rate Generator, an External Pin, or DPLL.
Data Clock May Be as High as 3.125 MHz with a 25-MHz Clock
Supports Automatic Control of the RTS, CTS, and CD Modem Signals
Multibuffer Data Structure for Receive and Transmit (up to 224 BDs May Be Partitioned
in Any Way Desired)
Deep FIFOs (SCC1 Has 32-Byte Rx and Tx FIFOs; SCC2, SCC3, and SCC4 Have 16-
Byte Rx and Tx FIFOs)
Transmit-On-Demand Feature Decreases Time to Frame Transmission
Low FIFO Latency Option for Transmit and Receive in Character-Oriented and Totally
Transparent Protocols
Frame Preamble Options
Full-Duplex Operation
Fully Transparent Option for Receiver/Transmitter While Another Protocol Executes on
the Transmitter/Receiver
Echo and Local Loopback Modes for Testing
相關(guān)PDF資料 |
PDF描述 |
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