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參數資料
| 型號： | MC68EN360FE25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | AC 4C 4#12 PIN PLUG 023 |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 758/962頁 |
| 文件大?。?/td> | 2817K |
| 代理商： | MC68EN360FE25 |
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Applications
9-38
MC68360 USER’S MANUAL
MOTOROLA
dled differently. See 9.4.2 Memory Interfaces
.
) To provide dynamic bus sizing, the MC68150
device may be added to the design shown here.
Parity is supported for both SRAM and DRAM arrays using the four-byte parity lines
PRTY3–PRTY0. When a parity error occurs, the error indication on the PERR pin causes
the QUICC to generate a level 5 interrupt to the MC68EC040. (Level 7 has already been
used for the breakpoint generation interrupt.) The parity error timing is not fast enough to
allow an MC68EC040 bus error to be generated on the bus cycle that generated a parity
error.
The QUICC supports MC68EC040 bursting using the BADD3–BADD2 pins. These pins nor-
mally reflect the values on A3–A2, but, in the case of a burst, are used to increment the
address to the memory array. If the memory devices already support MC68EC040 bursting
internally, the BADD3–BADD2 pins are not required.
The DRAM arrays require the four CAS3–CAS0 pins. Also, since an external address mul-
tiplexer is used, the AMUX pin is required to select between rows and columns. If, however,
the user's configuration does not require DRAM, the AMUX pin can be used as an OE pin
instead. This would save an inverter in a number of memory arrays.
NOTE
Many memory arrays show an inverter on the R/W pin to create
the OE signal. When using multiple memory arrays, it is possible
to share one inverter between multiple memory arrays; however,
this configuration is not shown.
The QUICC also provides four write enable (WEx) pins to select the correct byte during write
operations.
9.4.2.2 REGULAR EPROM.
Figure 9-9 shows the glueless interface to standard EPROM
in the system. The assumption is made that only the MC68EC040 will access this array. No
bursting capability is used. The CONFIG2–CONFIG0 pins are configured to initialize the
system to slave mode, CS0 operating on a 32-bit port at reset, the MBAR at its normal loca-
tion, and MC68040 companion mode.
It would have been possible to use 16-bit-wide EPROM to reduce the chip count, if desired.
(See 9.4.2.3 Burst EPROM. for an example.)
9.4.2.3 BURST EPROM.
Figure 9-10 shows the glueless interface to two burst EPROMs
available from National Semiconductor. These devices support a glueless interface to the
MC68040. In this design, the assumption is made that only the MC68EC040 will access this
array.
相關PDF資料 |
PDF描述 |
|---|---|
| MC68EN360FE25V | QUad Integrated Communications Controller Users Manual |
| MC68EN360FE33 | QUad Integrated Communications Controller Users Manual |
| MC68EN360RC25 | QUad Integrated Communications Controller Users Manual |
| MC68MH360FE25 | QUad Integrated Communications Controller Users Manual |
| MC68EN360RC33 | AC 4C 4#12 SKT PLUG 025 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MC68EN360FE25C | 制造商:Motorola Inc 功能描述: |
| MC68EN360FE25V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68EN360FE33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68EN360FS25C | 制造商:Motorola 功能描述:68EN360 S2C4B |
| MC68EN360RC25 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
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