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參數資料
| 型號： | MC68EN360FE25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | AC 4C 4#12 PIN PLUG 023 |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 703/962頁 |
| 文件大?。?/td> | 2817K |
| 代理商： | MC68EN360FE25 |
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CPM Interrupt Controller (CPIC)
MOTOROLA
MC68360 USER’S MANUAL
7-379
HP4–HP0—Highest Priority
These bits specify the 5-bit interrupt number of the single CPIC interrupt source that is to
be advanced to the highest priority in the table. These bits may be dynamically modified.
To keep the original priority order intact, simply program these bits to 11111.
VBA2–VB0—Vector Base Address
These three bits are concatenated with five bits provided by the CPIC for each specific
interrupt source to form an 8-bit interrupt vector number. If these bits are not written, the
uninitialized vector (value $0F) is provided for all CPM sources. These bits should not be
dynamically modified.
Bits 4–1—Reserved
SPS—Spread Priority Scheme
This bit, which selects the relative SCC priority scheme, may not be changed dynamically.
0 = Grouped. The SCCs are grouped in priority at the top of the table.
1 = Spread. The SCCs are spread in priority throughout the table.
7.15.5.2 CPM INTERUPT PENDING REGISTER (CIPR).
Each bit in the 32-bit read-write
CIPR corresponds to a CPM interrupt source. When a CPM interrupt is received, the CPIC
sets the corresponding bit in the CIPR.
In a vectored interrupt scheme, the CIPR clears the CIPR bit when the vector number cor-
responding to the CPM interrupt source is passed during an interrupt acknowledge cycle,
unless an event register exists for that interrupt source. (Event registers exist for interrupt
sources that have multiple source events. For example, the SCCs have multiple events that
can cause an SCC interrupt.)
In a polled interrupt scheme, the user must periodically read the CIPR. When a pending
interrupt is handled, the user clears the corresponding bit in the CIPR. (However, if an event
register exists, the unmasked event register bits should be cleared instead, causing the
CIPR bit to be cleared.) To clear a bit in the CIPR, the user writes a one to that bit. Since the
user can only clear bits in this register, bits written as zeros will not be affected. The CIPR
is cleared at reset.
NOTES
The SCC CIPR bit positions are NOT changed according to the
relative priority between SCCs (as determined by the SCxP and
SPS bits in the CICR).
No bit in the CIPR is set if the error vector is issued.
31
PC0
15
30
29
28
27
26
PC1
10
25
24
PC2
8
23
PC3
7
22
21
20
19
—
3
18
171
R–TT
1
16
—
0
SCC1
14
SCC2
13
SCC3
12
SCC4
11
TIMER1
9
SDMA
6
IDMA1
5
IDMA2
4
TIMER2
2
PC4
PC5
—
TIMER3
PC6
PC7
PC8
—
TIMER4
PC9
SPI
SMC1
SMC2 /
PIP
PC10
PC11
—
相關PDF資料 |
PDF描述 |
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