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參數資料
| 型號： | MC68EN360FE33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 33 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 140/962頁 |
| 文件大?。?/td> | 2817K |
| 代理商： | MC68EN360FE33 |
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Bus Operation
4-64
MC68360 USER’S MANUAL
MOTOROLA
NOTES:
1.The reset behavior is this case is dependent on the PLL programming (see 6.9.3.9 CLKO Control Register (CLKOCR)).
2.Doesn't cause a CPU32 reset exception nor does it affect any of its internal registers.
If an external device drives RESETS or RESETH low, they should be asserted for at least
32 clock periods to ensure that the QUICC resets. When the reset control logic detects that
an external device drives RESETS low, it starts driving both internal and external RESETS
low for 512 cycles to guarantee this length of reset to the entire system. When the reset con-
trol logic detects that an external device drives RESETH low, it starts driving both internal
and external RESETS and RESETH low for 512 cycles to guarantee this length of reset to
the entire system. The external and the internal resets are released after the external device
stops driving the external reset signal low or after the 512 cycles, whatever is later. Figure
4-46 shows the reset timing.
Figure 4-46. Timing for External Devices Driving RESET
NOTE
RESETS signal will always be negated after 512 cycles after as-
sertion.
If reset is asserted from any other source, the reset control logic asserts a reset for a mini-
mum of 512 cycles and until the source of reset is negated.
After any internal reset occurs, a 14-cycle rise time is allowed before testing for the presence
of an external reset. If no external reset is detected, the CPU32+ begins its vector fetch.
Figure 4-47 is a timing diagram of the power-up reset operation, showing the relationships
between RESETH, RESETS, VCC, and bus signals. During the reset period, the entire bus
three-states (except for non-three-statable signals, which are driven to their inactive state).
Table 4-9. Reset Source Summary
Type
Source
Timing
Reset Lines Asserted by Controller
External Hard Reset (RESETH)
External
Asynchronous
INTRST
INTSYSRST
CLKRST
EXTSYSRST
External Soft Reset (RESETS)
External
Synchronous
INTRST
—
—
EXTRST
Power-Up
EBI
Asynchronous
INTRST
INTSYSRST
CLKRST
EXTSYSRST
Software Watchdog
Sys Prot
Asynchronous
INTRST
INTSYSRST
—
EXTSYSRST
Double Bus Fault
Sys Prot
Asynchronous
INTRST
INTSYSRST
CLKRST
EXTSYSRST
Loss of Clock
1
Clock
Asynchronous
INTRST
INTSYSRST
CLKRST
EXTSYSRST
Reset Instruction
CPU32+
Asynchronous
INTRST
2
—
—
EXTRST
PULLED EXTERNAL
RESETS OR
RESETH
T
32 CLKS
T
14 CLKS
512 CYCLES
≤
≥
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