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參數資料
| 型號： | MC68EN360FE33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 33 MHz, RISC MICROCONTROLLER, CQFP240 |
| 封裝： | CERAMIC, QFP-240 |
| 文件頁數： | 507/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360FE33 |
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Serial Communication Controllers (SCCs)
MOTOROLA
MC68360 USER’S MANUAL
7-183
Rx Data Buffer Pointer
The receive buffer pointer, which always points to the first location of the associated data
buffer, may reside in either internal or external memory. The Rx buffer pointer must be
divisible by 4.
7.10.17.10 HDLC TRANSMIT BUFFER DESCRIPTOR (TX BD).
Data is presented to the
HDLC controller for transmission on an SCC channel by arranging it in buffers referenced
by the channel’s Tx BD table. The HDLC controller confirms transmission (or indicates error
conditions) using the BDs to inform the CPU32+ core that the buffers have been serviced.
NOTE: Entries in boldface must be initialized by the user.
R—Ready
0 = The data buffer associated with this BD is not ready for transmission. The user is
free to manipulate this BD or its associated data buffer. The CP clears this bit after
the buffer has been transmitted or after an error condition is encountered.
1 = The data buffer, which has been prepared for transmission by the user, has not
been transmitted or is currently being transmitted. No fields of this BD may be writ-
ten by the user once this bit is set.
Bits 14, 8–2—Reserved
W—Wrap (Final BD in Table)
0 = This is not the last BD in the Tx BD table.
1 = This is the last BD in the TxBD in the table. After this buffer has been used, the CP
will transmit data from the first BD in the table (the BD pointed to by TBASE). The
number of Tx BD s in this table is programmable, and is determined only by the W-
bit and the overall space constraints of the dual-port RAM.
I—Interrupt
0 = No interrupt is generated after this buffer has been serviced.
1 = Either TXB or TXE in the HDLC event register will be set when this buffer has been
serviced by the HDLC controller. These bits can cause interrupts (if enabled).
L—Last
0 = This is not the last buffer in the frame.
1 = This is the last buffer in the current frame.
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
OFFSET + 0
R
—
W
I
L
TC
CM
—
—
—
—
—
—
—
UN
CT
OFFSET + 2
DATA LENGTH
OFFSET + 4
TX DATA BUFFER POINTER
OFFSET + 6
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PDF描述 |
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| MC68EN360RC25V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
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