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參數資料
| 型號： | MC68EN360RC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數： | 123/962頁 |
| 文件大?。?/td> | 2817K |
| 代理商： | MC68EN360RC25 |
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Bus Operation
MOTOROLA
MC68360 USER’S MANUAL
4-47
When the QUICC completes a bus cycle with HALT asserted, D31–D0 is placed in the high-
impedance state, and bus control signals are driven inactive (not high-impedance state); the
address, function code, size, and read/write signals remain in the same state. The halt oper-
ation has no effect on bus arbitration (refer to 4.6 Bus Arbitration). When bus arbitration
occurs while the QUICC is halted, the address and control signals are also placed in the
high-impedance state. Once bus mastership is returned to the QUICC, if HALT is still
asserted, the address, function code, size, and read/write signals are again driven to their
previous states. The QUICC does not service interrupt requests while it is halted.
NOTES
In Figure 4-33, note that BR is not asserted until after the halt op-
eration is complete. If BR is asserted at the same time as HALT,
the user should note that the BG signal may not be asserted im-
mediately (as in other M68000 family devices) but rather after
the full operand transfer is complete. This difference in behavior
is due to the coherency rules imposed by the QUICC and other
IMB-based M68300 family members. Refer to 4.6 Bus Arbitra-
tion for more details. To override the coherency rules, a relin-
quish and retry cycle may be used.
In the MCR of the SIM60, if the show cycles enable bits SHEN1-
SHEN0 = 1x to enable show cycles mode, and HALT is asserted
externally, the following behavior is possible. It is possible that
the QUICC may not show the last bus cycle externally, if that bus
cycle happens to be an internal-to-internal bus cycle. This is due
to a pipelining characteristic of the QUICC coupled with the
HALT signal being asserted late into an internal-to-external bus
cycle. Note that show cycles mode is not the normal configura-
tion for the QUICC.
相關PDF資料 |
PDF描述 |
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參數描述 |
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| MC68EN360RC25L | 功能描述:微處理器 - MPU QUICC ETHRN RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68EN360RC25V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
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