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參數資料
| 型號： | MC68EN360RC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數： | 503/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68EN360RC25 |
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Serial Communication Controllers (SCCs)
MOTOROLA
MC68360 USER’S MANUAL
7-179
DRT—Disable Receiver While Transmitting
0 = Normal operation
1 = While data is being transmitted by the SCC, the receiver is disabled, being gated
by the internal RTS signal. This configuration is useful if the HDLC channel is con-
figured onto a multidrop line and the user does not wish to receive his own trans-
mission.
BUS—HDLC Bus Mode
0 = Normal HDLC operation
1 = HDLC Bus operation selected. See 7.10.18 HDLC Bus Controller for more details.
BRM—HDLC Bus RTS Mode
This bit is only valid if BUS = 1; otherwise, it is ignored.
0 = Normal RTS operation during HDLC Bus mode. RTS is asserted on the first bit of
the transmit frame and negated after the first collision bit is received.
1 = Special RTS operation during HDLC Bus mode. RTS is delayed by one bit with re-
spect to the normal case. This is useful when the HDLC Bus protocol is run locally,
and at the same time, transmitted over a long-distance transmission line. Data may
be delayed by one bit before it is sent over the transmission line; thus, RTS may
be used to enable the transmission line buffers. The result is a clean signal level
sent over the transmission line.
MFF—Multiple Frames in FIFO
0 = Normal operation. The transmit FIFO can never contain more than one HDLC
frame. The CTS lost status will be reported accurately on a per-frame basis. The
receiver is not affected by this bit.
1 = The transmit FIFO can contain multiple frames, but CTS lost is not guaranteed to
be reported on the exact buffer/frame on which it truly occurred. This option, how-
ever, can improve the performance of HDLC transmissions in cases of small back-
to-back frames or in cases where the user desires to strongly limit the number of
flags transmitted between frames. The receiver is not affected by this bit.
7.10.17.9 HDLC RECEIVE BUFFER DESCRIPTOR (RX BD).
The HDLC controller uses
the Rx BD to report information about the received data for each buffer. An example of the
Rx BD process is shown in Figure 7-52.
相關PDF資料 |
PDF描述 |
|---|---|
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| MC68MH360CRC25 | QUad Integrated Communications Controller Users Manual |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| MC68EN360RC25L | 功能描述:微處理器 - MPU QUICC ETHRN RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MC68EN360RC25V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68EN360RC33 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:QUad Integrated Communications Controller Users Manual |
| MC68EN360RC33L | 功能描述:微處理器 - MPU QUICC ETHRN RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數據總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數據 RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
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