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參數(shù)資料
| 型號： | MC68EN360RC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數(shù)： | 868/962頁 |
| 文件大?。?/td> | 2817K |
| 代理商： | MC68EN360RC25 |
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Electrical Characteristics
10-56
MC68360 USER’S MANUAL
MOTOROLA
10.17 040 BUS TYPE SRAM/DRAM CYCLES AC ELECTRICAL
SPECIFICATIONS
(The electrical specifications in this document are preliminary
.
See Figure 10-44–Figure 10-48)
NOTES:
1.Transfer attributes signals = SIZx, TTx, TMx, R/W, and LOCK.
2.TEA/TA should not be asserted on a DRAM burst access, or on the same clock or before RASx
/
CSx is asserted
Num.
Characteristic
3.3 V or 5.0 V
25.0 MHz
Min
—
15
0
4
4
—
—
—
4
4
12
5.0V
Unit
33.34MHz
Min
—
10
0
4
4
—
—
—
4
4
11
Max
20
—
—
16
16
20
20
20
16
16
—
Max
15
—
—
12
12
15
15
15
12
12
—
280
280A BADD2–3 Valid to CAS assertion
281
Address Invalid to BADD2–3 Invalid
282
Clock High to
CSˉ/RASˉ
Low (TSS40=0)
283
Clock High to
CSˉ/RASˉ
High (CSNT40=0)
284
Clock High to BRK Low
284A Clock Low to BRK Low
285
Clock High to BRK High
286
Clock Low to
CSˉ
/RASx Low (TSS40=1)
287
Clock Low to
CSˉ
/RASx High (CSNT40=1)
AddressTransfer Attributes Valid to Clock High
(TSS40=0)
TA
Low to Clock High (External Termination)
Address Valid to BADD2–3 Valid
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
288
1
289
2
11
—
9
—
ns
290
2
291
292
293
294
295
295A Clock High to
CASˉ
High (040 Burst Read only)
296
Clock High to
CASˉ
High
297
Clock Low to AMUX Low
298
Clock High to AMUX High
299
Clock High to BADD2–3 Valid (040 Burst Cycles)
TEA
Low to Clock High
Clock High to
TA
High (External Termination)
—
20
—
15
ns
Clock High to
OE
Low (Read Cycles)
Clock High to
OE
High (Read Cycles)
Clock High to
WE
Low (Write Cycles)
Clock High to
WE
High (Write Cycles)
Clock High to
CASˉ
Low
—
—
—
—
4
4
4
3
3
4
11
20
20
20
20
13
13
13
16
16
20
—
—
—
—
—
4
4
4
3
3
4
15
15
15
15
10
10
10
12
12
15
—
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
300
2
301
2
302
Clock High to
TEA
High
2
20
2
15
ns
Data, Parity Valid to Clock High (Data, Parity Set-
up)
Clock High to Data, Parity Invalid (Data, Parity
Hold)
CLKO1 High (After
TS
low) to Parity Valid
CLKO1 High (After
TA
low) to Parity Hi-Z
7
—
6
—
ns
303
7
—
5
—
ns
305
306
—
4
20
20
—
15
15
ns
ns
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