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參數(shù)資料
| 型號(hào)： | MC68HC11E9VFU2 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MNX Series Enclosure; NEMA Type:1, 2, 4, 4X, 6, 12, 13; Enclosure Material:Polycarbonate; External Height:5.1"; External Width:3"; External Depth:5.1" |
| 中文描述： | 8-BIT, MROM, 2 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | QFP-64 |
| 文件頁(yè)數(shù)： | 181/268頁(yè) |
| 文件大小： | 3696K |
| 代理商： | MC68HC11E9VFU2 |
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Electrical Characteristics
MC68L11E9/E20 Peripheral Port Timing
M68HC11E Family — Rev. 5
Data Sheet
MOTOROLA
Electrical Characteristics
181
Figure 10-12. Port C Output Handshake Timing Diagram
Figure 10-13. 3-State Variation of Output Handshake Timing Diagram
(STRA Enables Output Buffer)
PORT C OUTPUT HNDSHK TIM
t
PWD
t
E
E
PREVIOUS PORT DATA
NEW DATA VALID
STRB (OUT)
PORT C (OUT)
WRITE PORTCL
(1)
“READY”
1. After reading PIOC with STAF set
2. Figure shows rising edge STRA (EGA = 1) and high true STRB (INVB = 1).
t
t
DEB
t
DEB
t
t
t
AES
STRB (IN)
STRA (IN)
Notes:
1. After reading PIOC with STAF set
E
t
DEB
t
PORT C (OUT)
(DDR = 1)
READ PORTCL
(1)
STRB (OUT)
t
PWD
t
"READY"
1. After reading PIOC with STAF set
2. Figure shows rising edge STRA (EGA = 1) and high true STRB (INVB = 1).
t
t
AES
OLD DATA
NEW DATA VALID
PORT C (OUT)
(DDR = 0)
STRA (IN)
a) STRA ACTIVE BEFORE PORTCL WRITE
NEW DATA VALID
PORT C (OUT)
(DDR = 0)
STRA (IN)
b) STRA ACTIVE AFTER PORTCL WRITE
t
t
DEB
t
PCZ
t
t
t
PCH
t
t
PCZ
t
t
PCH
t
PCD
t
t
PCD
t
PORT C (OUT)
PORT C (OUT)
PORT C (OUT)
Notes:
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
|---|---|
| MC68HC11E20VFU2 | MNX Series Enclosure; NEMA Type:1, 2, 4, 4X, 6, 12, 13; Enclosure Material:Polycarbonate; External Height:5.1"; External Width:5.1"; External Depth:3" |
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參數(shù)描述 |
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