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參數資料
| 型號： | MC68HC12BE32 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 16-bit Microcontroller Units (MCUs)(16位微控制器) |
| 中文描述： | 16位微控制器單元（MCU）（16位微控制器） |
| 文件頁數： | 331/422頁 |
| 文件大小： | 3775K |
| 代理商： | MC68HC12BE32 |
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Byte Data Link Communications (BDLC)
BDLC Protocol Handler
MC68HC912B32 MC68HC12BE32 — Rev. 3.0
Advance Information
MOTOROLA
Byte Data Link Communications (BDLC)
331
single and 2-bit errors, as well as all 8-bit burst errors and almost all
other types of errors. The CRC error flag (in BSVR) is set when a CRC
error is detected. (See
15.10.3 BDLC State Vector Register
.)
Symbol error —
A symbol error is detected when an abnormal (invalid)
symbol is detected in a message being received from the J1850 bus.
The invalid symbol is set when a symbol error is detected. (See
15.10.3
BDLC State Vector Register
.)
Framing error —
A framing error is detected if an EOD or EOF symbol
is detected on a non-byte boundary from the J1850 bus. A framing error
also is detected if the BDLC is transmitting the EOD and instead
receives an active symbol. The symbol invalid, or the out-of-range flag,
is set when a framing error is detected. (See
15.10.3 BDLC State
Vector Register
.)
Bus fault —
If a bus fault occurs, the response of the BDLC depends
upon the type of bus fault.
If the bus is shorted to battery, the BDLC waits for the bus to fall to a
passive state before it attempts to transmit a message. As long as the
short remains, the BDLC never attempts to transmit a message onto the
J1850 bus.
If the bus is shorted to ground, the BDLC sees an idle bus, begins to
transmit the message, and then detects a transmission error (in BSVR),
since the short to ground does not allow the bus to be driven to the active
(dominant) SOF state. The BDLC aborts that transmission and waits for
the next CPU command to transmit.
In any case, if the bus fault is temporary, as soon as the fault is cleared,
the BDLC resumes normal operation. If the bus fault is permanent, it
may result in permanent loss of communication on the J1850 bus. (See
15.10.3 BDLC State Vector Register
.)
BREAK—
IfaBREAKsymbolisreceivedwhiletheBDLCistransmitting
orreceiving,aninvalidsymbol(inBSVR)interruptisgenerated.Reading
the BSVR (see
15.10.3 BDLC State Vector Register
) clears this
interrupt condition. The BDLC waits for the bus to idle, then waits for a
start-of-frame (SOF) symbol.
相關PDF資料 |
PDF描述 |
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參數描述 |
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| MC68HC16Z1CAG20 | 制造商:Freescale Semiconductor 功能描述:Microcontroller |
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