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參數(shù)資料
| 型號(hào)： | MC68HC12BE32 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 16-bit Microcontroller Units (MCUs)(16位微控制器) |
| 中文描述： | 16位微控制器單元（MCU）（16位微控制器） |
| 文件頁(yè)數(shù)： | 345/422頁(yè) |
| 文件大小： | 3775K |
| 代理商： | MC68HC12BE32 |
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Byte Data Link Communications (BDLC)
BDLC Registers
MC68HC912B32 MC68HC12BE32 — Rev. 3.0
Advance Information
MOTOROLA
Byte Data Link Communications (BDLC)
345
15.10.4 BDLC Data Register
This register is used to pass the data to be transmitted to the J1850 bus
from the CPU to the BDLC. It is also used to pass data received from the
J1850 bus to the CPU. Each data byte (after the first one) should be
written only after a Tx data register empty (TDRE) state is indicated in
the BSVR.
Data read from this register is the last data byte received from the J1850
bus. This received data should only be read after an Rx data register full
(RDRF) interrupt has occurred. (See
15.10.3 BDLC State Vector
Register
.)
The BDR is double buffered via a transmit shadow register and a receive
shadow register. After the byte in the transmit shift register has been
transmitted, the byte currently stored in the transmit shadow register is
loadedintothetransmitshiftregister.Oncethetransmitshiftregisterhas
shifted the first bit out, the TDRE flag is set, and the shadow register is
ready to accept the next data byte. The receive shadow register works
similarly. Once a complete byte has been received, the receive shift
register stores the newly received byte into the receive shadow register.
The RDRF flag is set to indicate that a new byte of data has been
received. The programmer has one BDLC byte reception time to read
the shadow register and clear the RDRF flag before the shadow register
is overwritten by the newly received byte.
To abort an in-progress transmission, the programmer should stop
loading data into the BDR. This causes a transmitter underrun error and
the BDLC automatically disables the transmitter on the next non-byte
boundary. This means that the earliest a transmission can be halted is
after at least one byte plus two extra logic 1 bits have been transmitted.
Address: $00FB
Bit 7
6
5
4
3
2
1
Bit 0
Read:
BD7
BD6
BD5
BD4
BD3
BD2
BD1
BD0
Write:
Reset:
Indetermnate after reset
Figure 15-16. BDLC Data Register (BDR)
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