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參數(shù)資料
| 型號： | MC68MH360RC25 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數(shù)： | 553/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360RC25 |
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Serial Communication Controllers (SCCs)
MOTOROLA
MC68360 USER’S MANUAL
7-229
1 = The data buffer associated with this BD is empty, or reception is currently in
progress. This Rx BD and its associated receive buffer are owned by the CP. Once
the E-bit is set, the CPU32+ core should not write any fields of this Rx BD.
Bits 14, 10, 8, 6, 5, 3—Reserved
W—Wrap (Final BD in Table)
0 = This is not the last BD in the Rx BD table.
1 = This is the last BD in the Rx BD table. After this buffer has been used, the CP will
receive incoming data into the first BD in the table (the BD pointed to by RBASE).
The number of Rx BD s in this table is programmable and is determined only by
the W-bit and the overall space constraints of the dual-port RAM.
I—Interrupt
0 = No interrupt is generated after this buffer has been used.
1 = When this buffer has been closed by the transparent controller, the RX bit in the
transparent event register will be set. The RX bit can cause an interrupt if it is en-
abled.
L—Last in Frame
This bit is set by the transparent controller when this buffer is the last in a frame. This im-
plies the negation of CD in envelope mode or the reception of an error, in which case one
or more of the OV, CD, and DE bits are set. The transparent controller will write the num-
ber of frame octets to the data length field.
0 = This buffer is not the last in a frame.
1 = This buffer is the last in a frame.
F—First in Frame
This bit is set by the transparent controller when this buffer is the first in a frame.
0 = The buffer is not the first in a frame.
1 = The buffer is the first in a frame.
CM—Continuous Mode
0 = Normal operation.
1 = The E-bit is not cleared by the CP after this BD is closed, allowing the associated
data buffer to be overwritten automatically when the CP next accesses this BD.
However, the E-bit will be cleared if an error occurs during reception, regardless of
the CM bit.
DE—DPLL Error
This bit is set by the transparent controller when a DPLL error has occurred during the
reception of this buffer. In Decoding modes where a transition is promised every bit, the
DPLL error will be set when a missing transition occurs.
NO—Rx Nonoctet Aligned Frame
A frame that contained a number of bits not exactly divisible by eight was received.
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PDF描述 |
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