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參數(shù)資料
| 型號： | MC68MH360RC25V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數(shù)： | 274/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360RC25V |
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System Integration Module (SIM60)
6-30
MC68360 USER’S MANUAL
MOTOROLA
BR040ID2–BR040ID0—Bus Request MC68040 Arbitration ID
These bits contain the arbitration priority level for the MC68040 BR signal when the
QUICC is in MC68040 companion mode; otherwise, this value is ignored. The MC68040
BR signal in companion mode) is reflected on the IMB with the bus arbitration level corre-
sponding to these bits. This method gives the user a choice of where to place the arbitra-
tion level of the MC68040 (and other external masters in this system) relative to the IDMA,
SDMA, or DRAM refresh cycles generated by the QIUCC.
NOTE
In a typical configuration, the user would program this value to a
3 to give the MC68040 priority over the IDMAs, but not over the
SDMAs and the DRAM refresh cycle. If the SDMAs, however,
are not of extremely high priority, the user may choose this value
to be 5. User should never program this field to be 7.
Bits 28–17—Reserved
BSTM—Bus Synchronous Timing Mode
This bit determines whether the EBI will synchronize the AS and DS bus signals used for
an external master’s access into the QUICC peripherals and for CS and RAS generation
by the QUICC. The synchronization will add a one-clock delay to the RAS/CS assertion
for an external master. The MC68EC040 signals must always be synchronized to the
QUICC clock, regardless of the setting of this bit. See 6.10 Memory Controller for recom-
mendations on the setting of BSTM in certain situations.
0 = Asynchronous timing on the bus signals may be used. The bus signals are syn-
chronized internally by the QUICC and do not have to meet any timings relative to
the system clock.
1 = Synchronous timing on the bus signals must be used. The bus control signals will
not be synchronized internally and therefore must meet the system clock setup and
hold timings.
NOTE
BCLRI, Address, Data, DSACK, BERR, HALT, RESETH, and
RESETS are always asynchronous.
31
BR040ID2–BR040ID0
0
0
30
29
28
—
0
27
—
0
26
—
0
25
—
0
24
—
0
23
—
0
22
—
0
21
—
0
20
—
0
19
—
0
18
—
0
17
—
0
16
BSTM
0
0
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
ASTM
0
FRZ1–FRZ0
1
BCLROID2–BCLROID0
1
1
SHEN1–SHEN0
0
SUPV
1
BCLRISM2–BCLRISM0 or
BCLRIID2–BCLRIID0
1
1
IARB3–IARB0
1
1
1
0
1
1
1
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PDF描述 |
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