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參數(shù)資料
| 型號(hào)： | MC68MH360RC25V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數(shù)： | 399/962頁 |
| 文件大?。?/td> | 2817K |
| 代理商： | MC68MH360RC25V |
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Serial Interface with Time Slot Assigner
MOTOROLA
MC68360 USER’S MANUAL
7-75
7.8.4.6 SI RAM PROGRAMMING EXAMPLE.
This example shows how to program the
RAM to support the 10-bit IDL bus (see Figure 7-33 for the 10-bit IDL bus format).
In this example, the TSA supports the B1 channel with SCC2, the D channel with SCC1, the
first 4 bits of the B2 channel with an external device (using a strobe to enable the external
device), and the last 4 bits of B2 with SCC4. Additionally, the TSA will mark the D channel
with another strobe signal.
First, divide the frame from the start (i.e., the sync) to the end of the frame according to the
support that is required:
1. 8 bits (B1)—SCC2
2. 1 bit (D)—SCC1 + strobe1
3. 1 bit—no support
4. 4 bits (B2)—strobe2
5. 4 bits (B2)—SCC4
6. 1 bit (D)—SCC1 + strobe1
Each of these six divisions can be supported by just one SI RAM entry. Thus, a total of only
six entries is needed in the SI RAM:
NOTE
Since IDL requires the same routing for both receive and trans-
mit, an exact duplicate of the above entries should be written to
both the receive and transmit sections of the SI RAM. Then the
CRTx bit in the SIMODE register can be used to instruct the SI
RAM to use the same clock and sync to simultaneously control
both sets of SI RAM entries.
7.8.4.7 SI RAM DYNAMIC CHANGES.
The SI RAM, described in 7.8.4.5 Programming SI
RAM Entries, has four operating modes:
1. One TDM with a static routing definition. SI RAM divided into two parts (Rx and Tx).
2. One TDM allowing dynamic changes. SI RAM divided into four parts.
3. Two TDMs with static routing definition. SI RAM divided into four parts.
4. Two TDMs allowing dynamic changes. SI RAM divided into eight parts.
Entry
RAM WORD
No.
SWTR
SSEL
CSEL
CNT
BYT
LST
description
1
0
0000
010
0000
1
0
8 Bits SCC2
2
0
0001
001
0000
0
0
1 Bit SCC1 Strobe1
3
0
0000
000
0000
0
0
1 Bit No Support
4
0
0010
000
0011
0
0
4 Bits Strobe2
5
0
0000
100
0011
0
0
4 Bits SCC4
6
0
0001
001
0000
0
1
1 Bit SCC1 Strobe1
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