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參數資料
| 型號： | MC68MH360RC25V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數： | 840/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360RC25V |
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Electrical Characteristics
10-28
MC68360 USER’S MANUAL
MOTOROLA
10.10 BUS OPERATION—DRAM ACCESSES AC TIMING
SPECIFICATIONS
(The electrical specifications in this document are preliminary.
See Figure 10-20–Figure 10-24.)
NOTES:
1.This specification is for WBTQ=0, when WBTQ=1 add another clock.
Num.
Characteristic
3.3 V or 5.0 V
25.0 MHz
Min
15
20
75
75
5.0V
Unit
33.34MHz
Min
11.25
15
56.25
56.25
Max
Max
100
101
102
1031
104
105
105A CLKO1 High to
CASˉ
Asserted (Refresh Cycle)
106
CLKO1 High to
CASˉ
Negated
107
Column Address Valid to
CASˉ
Asserted
108
CASˉ
Asserted to Column Address Negated
109
CASˉ
Asserted to
RASˉ
Negated
110
CASˉ
Width Asserted
1111
111A
CASˉ
Width Negated (Page Mode)
113
WE
Low to
CASˉ
Asserted
114
CASˉ
Asserted to
WE
Negated
115
R/
W
Low to
CASˉ
Asserted (Write)
116
CASˉ
Asserted to R/
W
High (Write)
117
Data-Out, Parity-Out Valid to
CASˉ
Asserted
119
CLKO1 High to AMUX Negated
120
CLKO1 High to AMUX Asserted
121
AMUX High to
RASˉ
Asserted
122
RASˉ
Asserted to AMUX Low
123
AMUX Low to
CASˉ
Asserted
124
CASˉ
Asserted to AMUX High
125
RAS/CASˉ
Negated to R/W change
RASˉ
Asserted to Row Address Invalid
RASˉ
Asserted to Column Address Valid
RASˉ
Width Asserted
RASˉ
Width Negated (Back to Back Cycles)
ns
ns
ns
ns
RASˉ
Asserted to
CASˉ
Asserted
CLKO1 Low to
CASˉ
Asserted
35
3
3
3
15
40
35
50
95
26.25
2
2
2
11.25
30
27
37.5
71.25
ns
ns
ns
ns
ns
ns
ns
ns
ns
13
13
13
10
10
10
CASˉ
Width Negated (Back to Back Cycles)
20
35
35
75
55
10
3
3
15
15
15
55
0
15
27
27
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
56.25
41.25
7.5
2
2
11.25
11.25
11.25
41.25
0
16
16
12
12
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