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參數(shù)資料
| 型號： | MC68MH360RC33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 33 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數(shù)： | 209/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360RC33 |
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CPU32+
MOTOROLA
MC68360 USER’S MANUAL
5-67
the bus is not being monitored. Each method requires a slightly different serial logic design
to avoid spurious serial clocks.
Figure 5-24 represents the timing required for asserting BKPT during a single bus cycle.
Figure 5-24. BKPT Timing for Single Bus Cycle
Figure 5-25 depicts the timing of the BKPT/FREEZE method. In both cases, the serial clock
is left high after the final shift of each transfer. This technique eliminates the possibility of
accidentally tagging the prefetch initiated at the conclusion of a BDM session. As mentioned
previously, all timing within the CPU is derived from the rising edge of the clock; the falling
edge is effectively ignored.
Figure 5-25. BKPT Timing for Forcing BDM
Figure 5-26 represents a sample circuit providing for both BKPT assertion methods. As the
name implies, FORCE_BGND is used to force a transition into BDM by the assertion of
BKPT. FORCE_BGND can be a short pulse or can remain asserted until FREEZE is
asserted. Once asserted, the set-reset latch holds BKPT low until the first SHIFT_CLK is
applied.
Figure 5-26. BKPT/DSCLK Logic Diagram
SHIFT_CLK
FORCE_BGND
BKPT_TAG
FREEZE
BKPT
BKPT_TAG
FREEZE
SHIFT_CLK
FORCE_BGND
BKPT
BKPT/DSCLK
S1
S2
R
Q
Q
RESET
FORCE_BGND
BKPT_TAG
SHIFT_CLK
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PDF描述 |
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