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參數資料
| 型號： | MC68MH360RC33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 33 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數： | 240/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360RC33 |
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CPU32+
5-98
MC68360 USER’S MANUAL
MOTOROLA
5.7.2.11 CONDITIONAL BRANCH INSTRUCTIONS.
The conditional branch instruction
timing table indicates the number of clock periods needed for the processor to perform the
specified branch on the given branch size, with complete execution times given. No addi-
tional tables are needed to calculate total effective execution time for these instructions. The
total number of clock cycles is outside the parentheses. The numbers inside parentheses (r/
p/w) are included in the total clock cycle number. All timing data assumes two-clock reads
and writes.
Instruction
Head
Tail
Cycles
BCHG
#, Dn
2
0
6(0/2/0)
BCHG
Dn, Dm
4
0
6(0/1/0)
BCHG
#,
FEA
Dn,
FEA
1
2
8(0/2/1)
BCHG
2
2
8(0/1/1)
BCLR
#, Dn
2
0
6(0/2/0)
BCLR
Dn, Dm
4
0
6(0/1/0)
BCLR
#,
FEA
Dn,
FEA
1
2
8(0/2/1)
BCLR
2
2
8(0/1/1)
BSET
#, Dn
2
0
6(0/2/0)
BSET
Dn, Dm
4
0
6(0/1/0)
BSET
#,
FEA
Dn,
FEA
1
2
8(0/2/1)
BSET
2
2
8(0/1/1)
BTST
#, Dn
2
0
4(0/2/0)
BTST
Dn, Dm
2
0
4(0/1/0)
BTST
#,
FEA
Dn,
FEA
1
0
4(0/2/0)
BTST
2
0
8(0/1/0)
=
An # fetch EA time must be added for this instruction:
FEA
+
FEA
+
OPER
Timing is calculated with the CPU32+ in 16-bit mode.
Instruction
Head
Tail
Cycles
Bcc
(taken)
2
2
8(0/2/0)
Bcc.B
(not taken)
2
0
4(0/1/0)
Bcc.W
(not taken)
0
0
4(0/2/0)
Bcc.L
(not taken)
0
0
6(0/3/1)
DBcc
(T, not taken)
1
1
4(0/2/0)
DBcc
(F,
1, not taken)
(F, not
1, taken)
2
0
6(0/2/0)
DBcc
6
2
10(0/2/0)
DBcc
(T, not taken)
4
0
6(0/1/0)
8(0/1/0)
10(0/0/0)
DBcc
(F,
1, not taken)
(F, not
1, taken)
6
0
DBcc
6
0
=
In loop mode
Timing is calculated with the CPU32+ in 16-bit mode.
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