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參數(shù)資料
| 型號： | MC68MH360RC33 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 33 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數(shù)： | 366/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360RC33 |
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IDMA Channels
7-42
MC68360 USER’S MANUAL
MOTOROLA
7.6.4.4.4 External Cycle Steal.
For external devices that generate a pulsed signal for each
operand to be transferred, the external cycle steal mode should be used. In external cycle
steal mode, the IDMA moves one operand for each falling edge of the DREQx input (see
Figure 7-11). In this mode, DREQx is sampled at each falling edge of the clock to determine
when a valid request is asserted by the device. When the IDMA detects a falling edge on
DREQx, a request becomes pending and remains pending until it is serviced by the IDMA.
Further falling edges on DREQx are ignored until the request begins to be serviced. The ser-
vicing of the request results in one operand being transferred. The operand will be trans-
ferred in back-to-back read and write cycles as long as no other higher priority bus master
or interrupt occurs between the bus cycles.
Figure 7-11. External Cycle Steal
Each time the IDMA issues a bus cycle to either read or write the device, the IDMA will out-
put the DACKx signal. The device is either the source or destination of the transfers, as
determined by the ECO bit in the CMR. The DACKx timing is similar to the timing of the AS
AS
(OUTPUT)
DSACKx
(I/O)
S0
S2
S4
S0
S2
S4
S0
S2
S4
S0
S2
S4
S0
S2
S4
DREQx
(INPUT)
DACKx
(OUTPUT)
IDMA WRITE
OTHER CYCLE
NOTES:
1. This example assumes dual address mode. In single address mode, the DREQx sample points would occur in
every IDMA cycle.
2. This example assumes SRM = 1 in the CMR. If SRM = 0, DREQx would have to be asserted one clock earlier and
remain asserted for one clock longer than what is shown to allow it to be internally synchronized by the IDMA
before it is used. Alternatively, the user could assert DREQx as shown and keep DREQx asserted for one
additional clock in the SRM = 0 case, if a wait state were included (between S3 and S4) in all cycles shown above.
3. The sample point for "ANOTHER REQUEST" determines that another IDMA transfer will occur following the current
IDMA operand transfer. During that time, if the IDMA remains the highest priority bus master of the IMB, the trans-
fers will occur back-to-back as shown.
CLKO1
IDMA READ
IDMA WRITE
IDMA READ
CYCLE STEAL
REQUEST
ANOTHER
REQUEST
ECO = 1; PERIPHERAL IS READ.
DREQx
(INPUT)
DACKx
(OUTPUT)
ECO = 0; PERIPHERAL IS WRITTEN.
CYCLE STEAL
REQUEST
ANOTHER
REQUEST
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