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參數(shù)資料
| 型號： | MC68HC11E0 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 8-channel, 8-bit analog-to-digital (A/D) converter |
| 中文描述： | 8通道，8位模擬至數(shù)字（A / D）轉(zhuǎn)換器 |
| 文件頁數(shù)： | 187/268頁 |
| 文件大小： | 2221K |
| 代理商： | MC68HC11E0 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁當前第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁
Electrical Characteristics
Serial Peripheral Interface Timing Characteristics
M68HC11E Family — Rev. 5
Data Sheet
MOTOROLA
Electrical Characteristics
187
10.17 Serial Peripheral Interface Timing Characteristics
Num
Characteristic
(1)
Symbol
E9
E20
Unit
Min
Max
Min
Max
Frequency of operation
E clock
f
o
dc
3.0
dc
3.0
MHz
E-clock period
t
CYC
333
—
333
—
ns
Operating frequency
Master
Slave
f
op(m)
f
op(s)
f
o
/32
dc
f
o
/2
f
o
f
o
/128
dc
f
o
/2
f
o
MHz
1
Cycle time
Master
Slave
t
CYC(m)
t
CYC(s)
2
1
32
—
2
1
128
—
t
CYC
2
Enable lead time
(2)
Slave
t
lead(s)
1
—
1
—
t
CYC
3
Enable lag time
(2)
Slave
t
lag(s)
1
—
1
—
t
CYC
4
Clock (SCK) high time
Master
Slave
t
w(SCKH)m
t
w(SCKH)s
t
CYC
–25
1/2 t
CYC
–25
16 t
CYC
—
t
CYC
–25
1/2 t
CYC
–25
64 t
CYC
—
ns
5
Clock (SCK) low time
Master
Slave
t
w(SCKL)m
t
w(SCKL)s
t
CYC
–25
1/2 t
CYC
–25
16 t
CYC
—
t
CYC
–25
1/2 t
CYC
–25
64 t
CYC
—
ns
6
Data setup time (inputs)
Master
Slave
t
su(m)
t
su(s)
30
30
—
—
30
30
—
—
ns
7
Data hold time (inputs)
Master
Slave
t
h(m)
t
h(s)
30
30
—
—
30
30
—
—
ns
8
Slave access time
CPHA = 0
CPHA = 1
Disable time (hold time
to high-impedance state)
Slave
t
a
0
0
40
40
0
0
40
40
ns
9
t
dis
—
50
—
50
ns
10
Data valid
(3)
(after enable edge)
Data hold time (outputs)
(after enable edge)
t
v
—
50
—
50
ns
11
t
ho
0
—
0
—
ns
1. V
DD
= 5.0 Vdc
±
10%, V
SS
= 0 Vdc, T
A
= T
L
to T
H
, all timing is shown with respect to 20% V
DD
and 70% V
DD
, unless
otherwise noted
2. Time to data active from high-impedance state
3. Assumes 200 pF load on SCK, MOSI, and MISO pins
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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參數(shù)描述 |
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