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參數資料
| 型號： | MC68HC11E0 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 8-channel, 8-bit analog-to-digital (A/D) converter |
| 中文描述： | 8通道，8位模擬至數字（A / D）轉換器 |
| 文件頁數： | 92/268頁 |
| 文件大小： | 2221K |
| 代理商： | MC68HC11E0 |
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Resets and Interrupts
Data Sheet
M68HC11E Family — Rev. 5
92
Resets and Interrupts
MOTOROLA
5.2.5 System Configuration Options Register
ADPU — Analog-to-Digital Converter Power-Up Bit
Refer to
Section 3. Analog-to-Digital (A/D) Converter
.
CSEL — Clock Select Bit
Refer to
Section 3. Analog-to-Digital (A/D) Converter
.
IRQE — Configure IRQ for Edge-Sensitive-Only Operation Bit
0 = IRQ is configured for level-sensitive operation.
1 = IRQ is configured for edge-sensitive-only operation.
DLY — Enable Oscillator Startup Delay Bit
Refer to
Section 2. Operating Modes and On-Chip Memory
and
Section 3.
Analog-to-Digital (A/D) Converter
.
CME — Clock Monitor Enable Bit
This control bit can be read or written at any time and controls whether or not
the internal clock monitor circuit triggers a reset sequence when the system
clock is slow or absent. When it is clear, the clock monitor circuit is disabled, and
when it is set, the clock monitor circuit is enabled. Reset clears the CME bit.
0 = Clock monitor circuit disabled
1 = Slow or stopped clocks cause reset
Bit 2 — Unimplemented
Always reads 0
CR[1:0] — COP Timer Rate Select Bit
The internal E clock is first divided by 2
15
before it enters the COP watchdog
system. These control bits determine a scaling factor for the watchdog timer.
See
Table 5-1
for specific timeout settings.
Address:
$1039
Bit 7
6
5
4
3
2
1
Bit 0
Read:
ADPU
CSEL
IRQE
(1)
DLY
(1)
CME
CR1
(1)
CR0
(1)
Write:
Reset:
0
0
0
1
0
0
0
0
1. Can be written only once in first 64 cycles out of reset in normal mode or at any time in special modes
= Unimplemented
Figure 5-2. System Configuration Options Register (OPTION)
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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