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參數資料
型號: MC68HC16R1
廠商: Motorola, Inc.
英文描述: 16-Bit Modular Microcontroller(16位模塊化微控制器)
中文描述: 16位微控制器模塊(16位模塊化微控制器)
文件頁數: 228/357頁
文件大小: 1822K
代理商: MC68HC16R1
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MOTOROLA
11-10
MULTICHANNEL COMMUNICATION INTERFACE
MC68HC16R1/916R1
USER’S MANUAL
11.3.4.2 CPHA = 1 Transfer Format
Figure 11-4
is a timing diagram of an eight-bit, MSB-first SPI transfer in which CPHA
equals one. Two waveforms are shown for SCK, one for CPOL equal to zero and
another for CPOL equal to one. The diagram may be interpreted as a master or slave
timing diagram since the SCK, MISO and MOSI pins are directly connected between
the master and the slave. The MISO signal shown is the output from the slave and the
MOSI signal shown is the output from the master. The SS line is the slave select input
to the slave.
Figure 11-4 CPHA = 1 SPI Transfer Format
For a master, writing to the SPDR initiates the transfer. For a slave, the first edge of
SCK indicates the start of a transfer. The SPI is left-shifted on the first and each
succeeding odd clock edge, and data is latched on the second and succeeding even
clock edges.
SCK is inactive for the last half of the eighth SCK cycle. For a master, SPIF is set at
the end of the eighth SCK cycle (after the seventeenth SCK edge). Since the last SCK
edge occurs in the middle of the eighth SCK cycle, however, the slave has no way of
knowing when the end of the last SCK cycle occurs. The slave therefore considers the
transfer complete after the last bit of serial data has been sampled, which corresponds
to the middle of the eighth SCK cycle.
When CPHA is one, the SS line may remain at its active low level between transfers.
This format is sometimes preferred in systems having a single fixed master and only
one slave that needs to drive the MISO data line.
1
2
3
4
5
6
7
8
SCK CYCLE #
(FOR REFERENCE)
SCK (CPOL = 0)
SCK (CPOL = 1)
MOSI
(FROMMASTER)
MSB
6
5
4
3
2
1
LSB
MSB
6
5
4
3
2
1
LSB
MISO
(FROMSLAVE)
SS (TO SLAVE)
CPHA = 1 SPI TRANSFER
*
*NOT DEFINED BUT NORMALLY LSB OF PREVIOUSLY TRANSMITTED CHARACTER
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