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參數(shù)資料
| 型號： | MC68HC916X1 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 16-Bit Modular Microcontroller(16位模塊化微控制器) |
| 中文描述： | 16位微控制器模塊（16位模塊化微控制器） |
| 文件頁數(shù)： | 121/172頁 |
| 文件大小： | 1035K |
| 代理商： | MC68HC916X1 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁當(dāng)前第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁
MC68HC916X1
MC68HC916X1TS/D
MOTOROLA
121
STOP — Stop Control
0 = RAM array operates normally.
1 = RAM array enters low-power stop mode.
This bit controls whether the RAM array is in stop mode or normal operation. Reset state is one, leaving
the array configured for LPSTOP operation. In stop mode, the array retains its contents, but cannot be
read or written by the CPU. This bit can be read or written at any time.
RLCK — RAM Base Address Lock
0 = SRAM base address registers can be written from IMB
1 = SRAM base address registers are locked
RLCK defaults to zero on reset. It can be written to one once.
RASP[1:0] — RAM Array Space
This field limits access to the SRAM array in microcontrollers that support separate user and supervisor
operating modes. Because the CPU16 operates in supervisor mode only, RASP1 has no effect. Refer
to
Table 64
.
RAMTST
— RAM Test Register
RAMTST is for factory test only. Reads of this register return zeros and writes have no effect.
$YFFB02
RAMBAH and RAMBAL specify an SRAM base address in the system memory map. They can only
be written while the SRAM is in low-power mode (RAMMCR STOP = 1, the default out of reset) and
the base address lock is disabled (RAMMCR RLCK = 0, the default out of reset). This prevents ac-
cidental remapping of the array. Because the CPU16 drives ADDR[23:20] to the same logic level
as ADDR19, the values of the RAMBAH ADDR[23:20] fields must match the value of the ADDR19
field for the array to be accessible.
Table 64 RASP Encoding
RASP
X0
X1
Space
Program and Data
Program
RAMBAH
— Array Base Address Register High
$YFFB04
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
NOT USED
ADDR
23
ADDR
22
ADDR
21
ADDR
20
ADDR
19
ADDR
18
ADDR
17
ADDR
16
RESET:
0
0
0
0
0
0
0
0
RAMBAL
— Array Base Address Register Low
$YFFB06
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
ADDR
15
ADDR
14
ADDR
13
ADDR
12
ADDR
11
NOT USED
RESET:
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
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