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參數(shù)資料
| 型號(hào)： | MC912DG128x |
| 廠商： | Motorola, Inc. |
| 英文描述： | microcontroller unit 16BIT DEVICE |
| 中文描述： | 16位微控制器裝置 |
| 文件頁(yè)數(shù)： | 205/404頁(yè) |
| 文件大?。?/td> | 2141K |
| 代理商： | MC912DG128X |
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Enhanced Capture Timer
Timer Register Descriptions
MC68HC912DT128A Rev 2.0
MOTOROLA
Enhanced Capture Timer
205
19-ect
TFLG2 indicates when interrupt conditions have occurred. To clear a bit
in the flag register, set the bit to one.
Read anytime. Write used in clearing mechanism (set bits cause
corresponding bits to be cleared).
Any access to TCNT will clear TFLG2 register if the TFFCA bit in TSCR
register is set.
TOF
—
Timer Overflow Flag
Set when 16-bit free-running timer overflows from $FFFF to $0000.
This bit is cleared automatically by a write to the TFLG2 register with
bit 7 set. (See also TCRE control bit explanation.)
TFLG2
—
Main Timer Interrupt Flag 2
$008F
Bit 7
TOF
0
6
0
0
5
0
0
4
0
0
3
0
0
2
0
0
1
0
0
Bit 0
0
0
RESET:
TC0
—
Timer Input Capture/Output Compare Register 0
$0090
–
$0091
Bit 7
Bit 15
Bit 7
6
14
6
5
4
12
4
3
2
10
2
1
9
1
Bit 0
Bit 8
Bit 0
13
5
11
3
TC1
—
Timer Input Capture/Output Compare Register 1
$0092
–
$0093
Bit 7
Bit 15
Bit 7
6
14
6
5
4
12
4
3
2
10
2
1
9
1
Bit 0
Bit 8
Bit 0
13
5
11
3
TC2
—
Timer Input Capture/Output Compare Register 2
$0094
–
$0095
Bit 7
Bit 15
Bit 7
6
5
4
3
2
1
9
1
Bit 0
Bit 8
Bit 0
14
6
13
5
12
4
11
3
10
2
TC3
—
Timer Input Capture/Output Compare Register 3
$0096
–
$0097
Bit 7
Bit 15
Bit 7
6
5
4
3
2
1
9
1
Bit 0
Bit 8
Bit 0
14
6
13
5
12
4
11
3
10
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