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參數資料
型號: MC912DG128x
廠商: Motorola, Inc.
英文描述: microcontroller unit 16BIT DEVICE
中文描述: 16位微控制器裝置
文件頁數: 207/404頁
文件大小: 2141K
代理商: MC912DG128X
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Enhanced Capture Timer
Timer Register Descriptions
MC68HC912DT128A Rev 2.0
MOTOROLA
Enhanced Capture Timer
207
21-ect
PAEN
Pulse Accumulator A System Enable
0 = 16-Bit Pulse Accumulator A system disabled. 8-bit PAC3 and
PAC2 can be enabled when their related enable bits in ICPACR
($A8) are set.
Pulse Accumulator Input Edge Flag (PAIF) function is disabled.
1 = Pulse Accumulator A system enabled. The two 8-bit pulse
accumulators PAC3 and PAC2 are cascaded to form the PACA
16-bit pulse accumulator. When PACA in enabled, the PACN3
and PACN2 registers contents are respectively the high and low
byte of the PACA.
PA3EN and PA2EN control bits in ICPACR ($A8) have no effect.
Pulse Accumulator Input Edge Flag (PAIF) function is enabled.
PAEN is independent from TEN. With timer disabled, the pulse
accumulator can still function unless pulse accumulator is disabled.
PAMOD
Pulse Accumulator Mode
0 = event counter mode
1 = gated time accumulation mode
PEDGE
Pulse Accumulator Edge Control
For PAMOD bit = 0 (event counter mode).
0 = falling edges on PT7 pin cause the count to be incremented
1 = rising edges on PT7 pin cause the count to be incremented
For PAMOD bit = 1 (gated time accumulation mode).
0 = PT7 input pin high enables M divided by 64 clock to Pulse
Accumulator and the trailing falling edge on PT7 sets the PAIF
flag.
1 = PT7 input pin low enables M divided by 64 clock to Pulse
Accumulator and the trailing rising edge on PT7 sets the PAIF
flag.
If the timer is not active (TEN = 0 in TSCR), there is no divide-by-64
since the E
÷
64 clock is generated by the timer prescaler.
PAMOD
0
0
1
1
PEDGE
0
1
0
1
Pin Action
Falling edge
Rising edge
Div. by 64 clock enabled with pin high level
Div. by 64 clock enabled with pin low level
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MC912DT128AVPV 制造商:Rochester Electronics LLC 功能描述:16 BIT MICROCONTR W/ SGF - Bulk
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