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參數資料
| 型號： | MC68HC916R1 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 16-Bit Modular Microcontroller(16位模塊化微控制器) |
| 中文描述： | 16位微控制器模塊（16位模塊化微控制器） |
| 文件頁數： | 104/357頁 |
| 文件大小： | 1822K |
| 代理商： | MC68HC916R1 |
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MOTOROLA
5-8
SINGLE-CHIP INTEGRATION MODULE 2
MC68HC16R1/916R1
USER’S MANUAL
The synthesizer locks when the VCO frequency is equal to f
ref
. Lock time is affected
by the filter time constant and by the amount of difference between the two comparator
inputs. Whenever a comparator input changes, the synthesizer must relock. Lock
status is shown by the SLOCK bit in SYNCR. During power-up, the MCU does not
come out of reset until the synthesizer locks. Crystal type, characteristic frequency,
and layout of external oscillator circuitry affect lock time.
When the clock synthesizer is used, SYNCR determines the system clock frequency
and certain operating parameters. The W and Y[5:0] bits are located in the PLL feed-
back path, enabling frequency multiplication by a factor of up to 256. When the W or
Y values change, VCO frequency changes, and there is a VCO relock delay. The
SYNCR X bit controls a divide-by circuit that is not in the synthesizer feedback loop.
When X = 0 (reset state), a divide-by-four circuit is enabled, and the system clock
frequency is one-fourth the VCO frequency (f
VC0
). When X = 1, a divide-by-two circuit
is enabled and system clock frequency is one-half the VCO frequency (f
VC0
). There is
no relock delay when clock speed is changed by the X bit.
When a slow reference is used, one W bit and six Y bits are located in the PLL feed-
back path, enabling frequency multiplication by a factor of up to 256. The X bit is
located in the VCO clock output path to enable dividing the system clock frequency by
two without disturbing the PLL.
When using a slow reference, the clock frequency is determined by SYNCR bit
settings as follows:
The reset state of SYNCR ($3F00) results in a power-on f
sys
of 8.388 MHz when f
ref
is 32.768 kHz.
When a fast reference is used, three W bits are located in the PLL feedback path,
enabling frequency multiplication by a factor from one to eight. Three Y bits and the X
bit are located in the VCO clock output path to provide the ability to slow the system
clock without disturbing the PLL.
When using a fast reference, the clock frequency is determined by SYNCR bit settings
as follows:
The reset state of SYNCR ($3F00) results in a power-on f
sys
of 8.388 MHz when f
ref
is 4.194 MHz.
f
sys
4f
ref
Y
1
+
(
)
2
2W
(
X
+
(
)
)
=
f
sys
f
128
---------
4 Y
[
1
+
)
2
2W
(
X
+
(
)
)
]
=
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