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參數資料
| 型號： | MC68HC916R1 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 16-Bit Modular Microcontroller(16位模塊化微控制器) |
| 中文描述： | 16位微控制器模塊（16位模塊化微控制器） |
| 文件頁數： | 125/357頁 |
| 文件大小： | 1822K |
| 代理商： | MC68HC916R1 |
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MC68HC16R1/916R1
USER’S MANUAL
SINGLE-CHIP INTEGRATION MODULE 2
MOTOROLA
5-29
5.6 Bus Operation
Internal microcontroller modules are typically accessed in two system clock cycles.
Regular external bus cycles use handshaking between the MCU and external
peripherals to manage transfer size and data. These accesses take three system
clock cycles, with no wait states. During regular cycles, wait states can be inserted as
needed by bus control logic. Refer to
5.6.2 Regular Bus Cycle
for more information.
Fast-termination cycles, which are two-cycle external accesses with no wait states,
use chip-select logic to generate handshaking signals internally. Refer to
5.6.3 Fast
Termination Cycles
and
5.9 Chip-Selects
for more information. Bus control signal
timing, as well as chip-select signal timing, are specified in
APPENDIX A ELECTRI-
CAL CHARACTERISTICS
. Refer to the SCIM Reference Manual (SCIMRM/AD) for
more information about each type of bus cycle.
NOTES:
1. Operands in parentheses are ignored by the CPU16 during read cycles.
2. The CPU16 treats misaligned long-word transfers as two misaligned-word transfers.
3. Three byte transfer cases occur only as a result of an aligned long word to 8-bit port transfer.
Table 5-12 Operand Alignment
Current
Cycle
1
2
3
4
Transfer Case
SIZ1
SIZ0
ADDR0
DSACK1 DSACK0
DATA
[15:8]
OP0
OP0
OP0
(OP0)
DATA
[7:0]
(OP0)
1
(OP0)
(OP0)
OP0
Next
Cycle
—
—
—
—
Byte to 8-bit port (even)
Byte to 8-bit port (odd)
Byte to 16-bit port (even)
Byte to 16-bit port (odd)
Word to 8-bit port
(aligned)
Word to 8-bit port
(misaligned
Word to 16-bit port
(aligned)
Word to 16-bit port
(misaligned)
Long word to 8-bit port
(aligned)
Long word to 8-bit port
(misaligned)
2
Long word to 16-bit port
(aligned)
Long word to 16-bit port
(misaligned)
2
Three byte to 8-bit port
3
0
0
0
0
1
1
1
1
0
1
0
1
1
1
0
0
0
0
1
1
5
1
0
0
1
0
OP0
(OP1)
2
6
1
0
1
1
0
OP0
(OP0)
1
7
1
0
0
0
1
OP0
OP1
—
8
1
0
1
0
1
(OP0)
OP0
3
9
0
0
0
1
0
OP0
(OP1)
13
10
1
0
1
1
0
OP0
(OP0)
1
11
0
0
0
0
1
OP0
OP1
7
12
1
0
1
0
1
(OP0)
OP0
3
13
1
1
1
1
0
OP0
(OP0)
5
相關PDF資料 |
PDF描述 |
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