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參數資料
| 型號： | MC68HC916R1 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 16-Bit Modular Microcontroller(16位模塊化微控制器) |
| 中文描述： | 16位微控制器模塊（16位模塊化微控制器） |
| 文件頁數： | 349/357頁 |
| 文件大小： | 1822K |
| 代理商： | MC68HC916R1 |
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MC68HC16R1/916R1
USER’S MANUAL
MOTOROLA
D-45
SPI pins designated by the MPAR as general-purpose I/O are controlled only by
MDDR and PORTMC. The SPI has no effect on these pins. The MPAR does not affect
the operation of the SCI submodule.
D.6.7 MCCI Data Direction Register
MDDR determines whether pins configured for general purpose I/O are inputs or
outputs. MDDR affects both SPI function and I/O function. During reset, all MCCI pins
are configured as inputs.
Table D-33
shows the effect of MDDR on MCCI pin function.
NOTES:
1. SCK is automatically assigned to the SPI whenever the SPI is enabled (when the SPE
bit in the SPCR1 is set).
2. PMC4 and PMC6 function as general purpose I/O pins when the corresponding RE bit
in the SCI control register (SCCR0A or SCCR0B) is cleared.
3. PMC5 and PMC7 function as general purpose I/O pins when the corresponding TE bit in
the SCI control register (SCCR0A or SCCR0B) is cleared.
MDDR —
MCCI Data Direction Register
$YFFC0A
15
8
7
6
5
4
3
2
1
0
NOT USED
DDR7
DDR6
DDR5
DDR4
DDR3
DDR2
DDR1
DDR0
RESET:
0
0
0
0
0
0
0
0
Table D-33 Effect of MDDR on MCCI Pin Function
MCCI Pin
MISO
Mode
Master
MDDR Bit
DDR0
Bit State
0
1
0
1
0
1
0
1
—
—
0
1
0
1
0
1
0
1
0
1
0
1
Pin Function
Serial data input to SPI
Disables data input
Disables data output
Serial data output from SPI
Disables data output
Serial data output from SPI
Serial data input to SPI
Disables data input
Clock output from SPI
Clock input to SPI
Assertion causes mode fault
General purpose I/O
SPI slave-select input
Disables slave-select input
General purpose I/O
Serial data input to SCIB
General purpose I/O
Serial data output from SCIB
General purpose I/O
Serial data input to SCIA
General purpose I/O
Serial data output from SCIA
Slave
MOSI
Master
DDR1
Slave
SCK
1
Master
Slave
Master
DDR2
SS
DDR3
Slave
RXDB
2
—
DDR4
TXDB
3
—
DDR5
RXDA
—
DDR6
TXDA
3
—
DDR7
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